Dans cette thèse, nous nous intéressons à la recherche d’architectures fiables pour les circuits logiques. Par ”fiable”, nous entendons des architectures permettant le masquage des fautes et les rendant de ce fait ”tolérantes" à ces fautes. Les solutions pour la tolérance aux fautes sont basées sur la redondance, d’où le surcoût qui y est associé. La redondance peut être mise en oeuvre de différentes manières : statique ou dynamique, spatiale ou temporelle. Nous menons cette recherche en essayant de minimiser tant que possible le surcoût matériel engendré par le mécanisme de tolérance aux fautes. Le travail porte principalement sur les solutions de redondance modulaire, mais certaines études développées sont beaucoup plus générales. / In this thesis, we mainly take into account the representative technique Triple Module Redundancy (TMR) as the reliability improvement technique. A voter is an necessary element in this kind of fault-tolerant architectures. The importance of reliability in majority voter is due to its application in both conventional fault-tolerant design and novel nanoelectronic systems. The property of a voter is therefore a bottleneck since it directly determines the whole performance of a redundant fault-tolerant digital IP (such as a TMR configuration). Obviously, the efficacy of TMR is to increase the reliability of digital IP. However, TMR sometimes could result in worse reliability than a simplex function module could. A better understanding of functional and signal reliability characteristics of a 3-input majority voter (majority voting in TMR) is studied. We analyze them by utilizing signal probability and boolean difference. It is well known that the acquisition of output signal probabilities is much easier compared with the obtention of output reliability. The results derived in this thesis proclaim the signal probability requirements for inputs of majority voter, and thereby reveal the conditions that TMR technique requires. This study shows the critical importance of error characteristics of majority voter, as used in fault-tolerant designs. As the flawlessness of majority voter in TMR is not true, we also proposed a fault-tolerant and simple 2-level majority voter structure for TMR. This alternative architecture for majority voter is useful in TMR schemes. The proposed solution is robust to single fault and exceeds those previous ones in terms of reliability.

Dans cette thèse, nous nous intéressons à la recherche d'architectures fiables pour les circuits logiques. Par "fiable", nous entendons des architectures permettant le masquage des fautes et les rendant de ce fait "tolérantes" à ces fautes. Les solutions pour la tolérance aux fautes sont basées sur la redondance, d'où le surcoût qui y est associé. La redondance peut être mise en oeuvre de différentes manières : statique ou dynamique, spatiale ou temporelle. Nous menons cette recherche en essayant de minimiser tant que possible le surcoût matériel engendré par le mécanisme de tolérance aux fautes. Le travail porte principalement sur les solutions de redondance modulaire, mais certaines études développées sont beaucoup plus générales.

L'objet de cette thèse est l'étude d'opérateurs de synthèse adaptés à une architecture banalisée. Une attention particulière a été accordée aux opérateurs améliorant l'aspect réaliste des objets synthétisés. Ce travail a abouti à la réalisation d'opérateurs cablés (calcul d'éclairage, apposition des textures) fonctionnant en temps réel. Cette réalisation confère au système une grande interactivité alliée à un haut degré de réalisme

Les méthodes de traitement d'images fondées sur les équations aux dérivées partielles (EDP) bénéficient d'une attention particulière de la part de la communauté scientifique. Le nombre d'applications a considérablement augmenté après la formulation du problème sous forme d'ensembles de niveaux. Les EDPs s'appliquent dans de nombreux domaines tels le filtrage des images (diffusion non-linéaire), les contours actifs utilisés pour la segmentation des images statiques (graphe de Voronoï, Ligne de Partage des Eaux, plus court chemin, détection d'objets), aussi bien que des séquences d'images (suivi d'objets) ou encore des méthodes plus récentes tel le shape-from-shading. Les applications industrielles de ces méthodes sont néanmoins très limitées, d'une part par une complexité considérable de calculs (nombre d'itérations très élevé, par ex.), d'autre part par des difficultés rencontrées lors d'implantation embarquées (consommation d'énergie, exigences mémoire). Quelques expériences temps-réel ont été publiées avec des super-calculateurs ou des accélérateurs graphiques. Quant aux applications embarquées, elles sont à notre connaissance quasi-inexistantes. Notre but est de proposer une architecture dédiée, facilitant tant l'implantation temps-réel qu'embarquée. En vue de cet objectif nous proposons un nouvel algorithme de solution de l'équation Eikonale/calcul de fonction distance qui procède en parallèle, élimine l'usage des files d'attente hiérarchiques et permet d'obtenir la solution sur la totalité ou seulement sur une partie de l'image (le narrow band). La complexité de cet algorithme, nommé Massive Marching, est linéaire. Nous estimons que l'impact de Massive Marching est d'autant plus important pour la communauté de Morphologie Mathématique, qu'il s'agit du premier algorithme permettant d'obtenir en parallèle la ligne de partage des eaux non-biaisée. Ensuite, nous proposons deux types d'architecture (i) SIMD et (ii) plusieurs coeurs de processeurs embarqués implantant Massive Marching en parallèle ou semi-parallèle. Ces mêmes types d'architecture peuvent être utilisés pour implanter un filtrage aussi bien que des méthodes à évolution d'interface. La même architecture peut donc être utilisée pour implanter une application complète, composée de différents types d'algorithmes comme par exemple filtrage suivi par segmentation.

A travers l'étude du système de synthèse d'images réalistes HELIOS, le lecteur pourra au fil des chapitres mesurer la progression technique d'une version du terminal a une autre: HELIOS-I: configuration calculateur satellite, HELIOS-II et III: configuration Console évoluée, GETRIS: configuration station de travail et version commercialisée par la société grenobloise GETRIS-IMAGES. Une attention particulière est portée sur l'impact du choix de conception d'une architecture par rapport aux performances obtenues en temps réel pour des images réalistes en trois dimensions (processeurs, interface de communication, type de mémoires etc)

Ce travail présente un modèle de noyau de communication pour les systèmes répartis. Son architecture, basée sur le modèle de CSP proposé par HOARE, a été définie pour un type particulier de système, les systèmes «temps réel» répartis sur un réseau local. Il s'agit donc d'un modèle adapté à une classe précise d'application, à l'opposé de la plupart des études qui traitent des noyaux de systèmes répartis généraux. Ce noyau est basé sur deux classes d'objets: les processus «normaux» pour exprimer les traitements séquentiels et de processus appelés canaux pour implémenter à la fois la communication et la synchronisation. Une implémentation de ce noyau a été réalisée sur UNIX

Cette thèse traite du problème des bases de données où les informations à stocker et à manipuler sont de natures différentes de celles habituellement traitées par les SG3Ds. Présentation du modèle TIGRE comme une extension du modèle entité. Association. Modélisation des données temporelles. Description de la réalisation effectuée dans le cadre du serveur de base de données TIGRE

Etude des spécifications du manuel utilisateur pour aboutir à la réalisation du circuit. Chaque instruction a été décomposée en un algorithme d'interprétation, en se basant sur une structure à 2 bus et une horloge à deux phases; l'objectif étant d'aboutir à une architecture régulière de la partie opérative («bit-Slice»)

L'industrie automobile des systèmes embarqués critiques est confrontée de nos jours à une complexité croissante, tandis que les coûts, les performances en termes d'intelligence, les caractéristiques, les capacités et les délais de commercialisation de leurs produits sont constamment remises en question. Face à cela, l'objectif principal pour les constructeurs et fournisseurs automobiles devient désormais de contrôler la qualité et la fiabilité des systèmes mécatroniques et embarqués. L'existence de normes internationales comme le HIS Automotive SPICE et l'ISO26262 est une contrainte supplémentaire qu'ils doivent prendre en compte s'ils veulent atteindre cet objectif. De plus, assurer la bonne gestion de la sécurité et la qualité du produit ne suffit pas: il est essentiel de veiller à ce que nous produisons un système qui n'est pas seulement sécuritaire et bien, mais aussi que nous produisons le bon système. Cela induit donc une plus grande prise en compte des exigences.Dans cette thèse, nous traitons le challenge du développement des systèmes embarqués automobiles suivant l'Ingénierie Dirigée par les Modèles (IDM) qui répondent aux exigences des utilisateurs et des standards du domaine et qui permettent de maîtriser davantage la qualité des produits développés. Le problème à résoudre a été abordé sur plusieurs phases qui sont ensuite utilisés conjointement. En premier, nous définissons un métamodèle fusionnant les approches orienté qualité produit et qualité processus selon respectivement les normes ISO26262 et SPICE. Puis, dans un but de certification, nous proposons une méthodologie générique basée sur ce métamodèle commun où une évaluation du processus de développement induite par l'HIS standard ainsi qu'une évaluation de la sécurité fonctionnelle induite par l'ISO2626 sont simultanément effectuées. Ce résultat est traduit au travers de la définition d'un framework outillé où nous appliquons la méthode d'évaluation propre au standard SPICE. En deuxième phase, nous définissons un métamodèle pour gérer les actifs de sécurité concernant ces normes automobiles au niveau produit. Ce métamodèle définit comment capturer les exigences et l'architecture d'un système de telle manière qu'ils puissent être traçables entre eux et également traçables depuis des documents de spécifications d'origine. Enfin, une approche à base de modèle où l'interaction des modèles de processus et le produit est géré afin de répondre aux besoins identifiés dans la première phase est développé pour soutenir la gestion de projet. L'approche utilise la modélisation des processus et leur mesure pour améliorer le contrôle et le suivi de projet et de réduire par la même les coûts et les fréquences de replanification.Les avantages de la contribution sont démontrés sur une application pilote automobile, validant ainsi le travail de recherche au vue des faiblesses identifiées préalablement dans le contexte.

Le premier objectif de cette thèse est de mettre en valeur la notion de filtrage des données par automate fini, décentralisé près de la mémoire de masse comme moyen efficace de traiter les opérations élémentaires de l'algèbre relationnelle. Le deuxième objectif de ce travail est d'aider le concepteur à choisir la meilleure architecture pour un tel filtre décentralisé près du disque. Pour ce faire, on tire les enseignements de la conception et la réalisation de deux versions d'un tel filtre pour le système relationnel VERSO développé par l'INRA. La première version utilise une architecture matérielle «ad hoc», tandis que le filtrage est implanté en logiciel sur un processeur standard dans la deuxième version