Dans le cadre du projet OPALE, ayant pour objectif la conception d'une machine base de connaissance PROLOG, on spécifie un opérateur devant réaliser l'unification au vol sur un flux de données issu d'une unité de disque. Pour améliorer les performances de l'interprétation de PROLOG dans un contexte base de connaissances, cet opérateur doit unifier non pas un mais un ensemble de buts ce, en accord avec la stratégie de recherche élaborée. On propose de décomposer l'unification en une étape de préunification suivie d'une étape d'association. Les algorithmes sont alors validés et intégrés en une maquette logicielle. Nous abordons l'aspect matériel en proposant une méthodologie de conception s'appuyant sur des notions développées dans la programmation orientée objet. Puis nous amorçons la réalisation du «circuit» à l'aide d'un compilateur de silicium

Les moyens offerts par les systèmes de gestion de base de données et les systèmes transactionnels pour maintenir la cohérence et l'intégrité des systèmes d'information sont tout d'abord analysés tant en centralisé qu'en réparti. La seconde partie est consacrée à l'étude de deux grandes classes de méthodes de conception, l'une fondée sur les modèles de description de données, l'autre sur les types abstraits. Dans chaque cas, une méthode particulière est présentée et analysée. Après présentation de l'application bancaire pilote, la troisième partie définit un modèle pour la description des applications transactionnelles. Celui-ci est appliqué et confronté à l'application pilote. La dernière partie décrit la réalisation de ce modèle dans le langage ADA. Un environnement de conception est construit et se présente comme un sur-ensemble du langage ADA. Enfin, cet outil est comparé à d'autres propositions du domaine de la recherche

Etude des spécifications du manuel utilisateur pour aboutir à la réalisation du circuit. Chaque instruction a été décomposée en un algorithme d'interprétation, en se basant sur une structure à 2 bus et une horloge à deux phases; l'objectif étant d'aboutir à une architecture régulière de la partie opérative («bit-Slice»)

Ce travail de thèse porte sur l'élaboration de modèles de haut-niveau de systèmes pluridisciplinaires à base d'électronique. L'objectif est de réaliser des prototypes virtuels de ces systèmes et de vérifier formellement leur comportement dès les premières étapes du cycle de conception. Grâce à une approche descendante et au formalisme HiLeS, nous réalisons des représentations hiérarchiques qui associent des réseaux de Petri à un ensemble de blocs et de canaux interagissant mutuellement. Nous avons développé l'outil HiLeS Designer pour rendre utilisable le formalisme avec plusieurs améliorations opérationnelles telles que le couplage avec un outil d'analyse de réseaux de Petri (TINA) et la compatibilité avec VHDL-AMS. Nous proposons donc, une plate-forme de conception amont autour de l'outil HiLeS Designer avec des passerelles vers TINA et VHDL-AMS. L'utilisation de cette plate-forme nous a permis d'identifier plusieurs perspectives de développement, notamment vers la conduite de projet.

L'augmentation de la densité des transistors dans les circuits électroniques conduit à une augmentation de la consommation d'énergie induisant des phénomènes thermiques plus complexes à maitriser. Dans le cas de systèmes embarqués en environnement où la température ambiante varie dans des proportions importantes (automobile par exemple), ces phénomènes peuvent conduire à des problèmes de fiabilité. Parmi les mécanismes de défaillance observés, on peut citer les cycles thermiques (CT) qui induisent des déformations dans les couches métalliques de la puce pouvant conduire à des fissurations. L'objectif de la thèse est de proposer pour des architectures de type multiprocesseur sur puce une technique de réduction des CT subis par les processeurs, et ce en respectant les contraintes temps réel des applications. L'exemple du circuit MPC5517 de Freescale a été considéré. Dans un premier temps un modèle thermique de ce circuit a été élaboré à partir de mesures par une caméra thermique sur ce circuit décapsulé. Un environnement de simulation a été mis en oeuvre pour permettre d'effectuer simultanément des analyses thermiques et d'ordonnancement de tâches et mettre en évidence l'influence de la température sur la puissance dissipée. Une heuristique globale pour réduire à la fois les CT et la température maximale des processeurs a été étudiée. Elle tient compte des variations de la température ambiante et se base sur les techniques DVFS et DPM. Les résultats de simulation avec les algorithmes d'ordonnancement globaux RM, EDF et EDZL et avec différentes charges processeur (sur un circuit type MPC5517 et un UltraSparc T1) illustrent l'efficacité de la technique proposée.

L'augmentation de la densité des transistors dans les circuits électroniques conduit à une augmentation de la consommation d'énergie induisant des phénomènes thermiques plus complexes à maitriser. Dans le cas de systèmes embarqués en environnement où la température ambiante varie dans des proportions importantes (automobile par exemple), ces phénomènes peuvent conduire à des problèmes de fiabilité. Parmi les mécanismes de défaillance observés, on peut citer les cycles thermiques (CT) qui induisent des déformations dans les couches métalliques de la puce pouvant conduire à des fissurations. L’objectif de la thèse est de proposer pour des architectures de type multiprocesseur sur puce une technique de réduction des CT subis par les processeurs, et ce en respectant les contraintes temps réel des applications. L’exemple du circuit MPC5517 de Freescale a été considéré. Dans un premier temps un modèle thermique de ce circuit a été élaboré à partir de mesures par une caméra thermique sur ce circuit décapsulé. Un environnement de simulation a été mis en oeuvre pour permettre d’effectuer simultanément des analyses thermiques et d’ordonnancement de tâches et mettre en évidence l’influence de la température sur la puissance dissipée. Une heuristique globale pour réduire à la fois les CT et la température maximale des processeurs a été étudiée. Elle tient compte des variations de la température ambiante et se base sur les techniques DVFS et DPM. Les résultats de simulation avec les algorithmes d’ordonnancement globaux RM, EDF et EDZL et avec différentes charges processeur (sur un circuit type MPC5517 et un UltraSparc T1) illustrent l’efficacité de la technique proposée. / Increasing the density of transistors in electronic circuits leads to an increase in energy consumption resulting in more complex thermal phenomena to master. For systems embedded in environments where the ambient temperature can vary in large range (e.g. automotive), these thermal effects can induce reliability problems. Among classical failure mechanisms thermal cycles (CTs) produce deformations in materials and play a major role in the cracking of the metal layers in the chip. The aim of the thesis is to propose a reduction technique of CTs suffered by the processor cores in a multiprocessor on chip architecture such that real-time application constraints are met. The example of the Freescale MPC5517 circuit has been considered. In a first step a thermal model of this circuit was developed. This was achieved from measurements taken by a thermal camera on a decapsulated circuit. Next, a simulation environment has been implemented allowing both the analysis of thermal behavior and the scheduling of tasks so as to highlight the influence of temperature on the dissipated power. A global heuristic to reduce both the CTs and the maximum temperature of processors has been studied. It takes into account variations in the ambient temperature and is based on DVFS and DPM techniques. Simulation results with global scheduling algorithms RM, EDF and EDZL and different processor loads (for a MPC5517 type circuit and a T1 UltraSparc from Sun Microsystems) illustrate the effectiveness of the proposed technique.

Ce travail présente l'application de concepts modernes du génie logiciel au développement d'un environnement de simulation modulaire de systèmes thermiques complexes. Une application stricte des idées de la Conception Orientée Objet permet la réalisation d'un environnement modulaire, souple et efficace. Une analyse hiérarchique du système à étudier nous fournit un graphe de dépendance entre les composants du système. Chaque composant est confiné dans un objet informatique et a son propre modèle de calcul. Le travail essentiel du simulateur est la résolution des conditions de connexion entre les composants. La structure hiérarchique est conservée et exploitée pour une parallélisation des calculs pendant la simulation numérique. Pour une meilleure capitalisation des modèles développés, nous nous reposons sur une « modélothèque » à partir de laquelle l'utilisateur peut récupérer des modèles pour construire son propre système de simulation. Des exemples d'application de notre environnement de simulation pour des problèmes thermiques de bâtiment sont présentés.

les travaux de recherche de Jean-François Nezan s'inscrivent dans le cadre général des méthodes et outils d'aide à la conception de systèmes embarqués. Plus particulièrement, les travaux présentés visent les systèmes électroniques constitués de plusieurs processeurs (MPSoC) et dédiés aux applications de compression/décompression vidéo. L'approche choisie se situe dans le cadre AAA (Adéquation Algorithme Architecture) qui utilise des modèles de descriptions haut-niveau des algorithmes et des architectures parallèles pour automatiser les processus de placement/ordonnancement et pour générer un code optimisé. La présentation montrera les apports à cette problématique issus des travaux encadrés par Jean-François Nezan, précisera également la manière dont ces travaux distincts s'intègrent dans un processus de développement cohérent et évolutif, et enfin donnera les perspectives attendues dans les années à venir.