Dans la réalisation de circuits intégrés hybrides électroniques - photoniques pour les réseaux télécom, les modulateurs intégrés plasmoniques pourront jouer un role essentiel de codage de l'information en signaux optiques. Cette thése montre la réalisation d'une approche modulateur plasmonique a effet de champ, intégrée en silicium en utilisant les technologies CMOS standards. Ce modulateur MOS plasmonique présente diverses propriétés intéressantes, a savoir un confinement optique fort, permettant une augmentation de l'interaction lumiére matiére. Ces modulateurs plasmoniques permettent aussi de réduire l'inadéquation entre la taille des dispositifs en photonique Si et celle de l' électronique, ce qui permet d'envisager une convergence de leur fabrication en technologie VLSI sur une meme puce. Le modulateur étudié dans ce mémoire repose sur l'accumulation de porteurs dans un condensateur MOS a grille cuivre integer dans un guide d'onde en silicium, nécessitant aux technologies front end et back end Cu d etre combinés de quelques nanométres l'une de l'autre. Nous présentons aussi de nouveaux designs pour injecter de la lumiére a partir de guide d'onde SOI dans un guide a nanostructure plasmonique et les mesures d'une modulation électro-optique dans les structures MOS plasmoniques / Compact and low energy consumption integrated optical modulator is urgently required for encoding information into optical signals. To that respect, the use of plasmon modes to modulate light is of particular interest when compared to the numerous references describing silicon based optical modulators. Indeed, the high field confinement properties of those modes and the increased sensitivity to small refractive index changes of the dielectric close to the metal can help decrease the characteristic length scales of the devices, towards to that of microelectronics.This thesis investigates the realization of Si field-effect plasmonic modulator integrated with a silicon-on insulator waveguide (SOI-WG) using the standard CMOS technology. The material aspects and also the technological steps required in order to realize an integrated plasmonic modulator compatible with requirements of CMOS technology were investigated. First, we demonstrate a Metal-Nitride-Oxide-Semiconductor (MNOS) stack for applications in electro-optical plasmonic devices, so that a very low optical losses and reliable operation is achieved. This objective is met thanks to a careful choice of materials: (i) copper as a metal for supporting the plasmonic mode and (ii) stoechiometric silicon nitride as an ultrathin low optical loss diffusion barrier to the copper. Final electrical reliability is above 95% for a 3 nm thick Si3N4 layer, leakage current density below 10-8 A.cm-2 and optical losses as low as 0.4 dB.μm-1 for a 13 nm thick insulator barrier, in agreement with the losses of the fundamental plasmonic mode estimated by 3D FDTD calculations, using the optical constant of Cu measured from ellipsometry. After demonstrating the MNOS as an appropriate structure for electro-optical CMOS plasmonics, we fabricate a vertical Metal-Insulator-Si-Metal (MISM) waveguide integrated with an SOI-WG, where the back metal was fabricated by flipping and molecular bonding of the original SOI wafer on a Si carrier wafer. The active device area varies from 0.5 to 3 μm2, 0.5 μm width and length varying from 1 to 6 μm.An efficient and simple way to couple light from Si-WG to vertical MISM PWG was experimentally realized by inserting a Metal-Insulator-Si-Insulator (MISI) coupling section between the two waveguides. We demonstrate that such couplers operates at 1.55 μm with the highest efficiency geometry corresponds to a compact length of 0.5 μm with coupling loss of just 2.5 dB (50 %) per facets. This value is 3 times smaller compared to the case of direct coupling (without any MISI section). High-k dielectrics are demonstrated as promising solution to reduce both the MISM absorption loss and the operation voltage. Given that interest, we experimental demonstrate an electrical reliable high-k stack for future applications to the MOS plasmonic modulators.A few μm long plasmonic modulator is experimentally investigated. Devices show leakage current below 10 fA through the copper electrodes based MOS capacitance. The accumulation capacitance (few fF) was found to scale with the surface of the device, in consistent with the expected equivalent oxide thickness of the MOS stack of our modulator. A low electro-absorption (EA) modulation showing capacitive behaviour was experimentally demonstrated in agreement with simulations. Finally, low energy consumption devices 6 fJ per bit was demonstrated.

Dans la réalisation de circuits intégrés hybrides électroniques - photoniques pour les réseaux télécom, les modulateurs intégrés plasmoniques pourront jouer un role essentiel de codage de l'information en signaux optiques. Cette thése montre la réalisation d'une approche modulateur plasmonique a effet de champ, intégrée en silicium en utilisant les technologies CMOS standards. Ce modulateur MOS plasmonique présente diverses propriétés intéressantes, a savoir un confinement optique fort, permettant une augmentation de l'interaction lumiére matiére. Ces modulateurs plasmoniques permettent aussi de réduire l'inadéquation entre la taille des dispositifs en photonique Si et celle de l' électronique, ce qui permet d'envisager une convergence de leur fabrication en technologie VLSI sur une meme puce. Le modulateur étudié dans ce mémoire repose sur l'accumulation de porteurs dans un condensateur MOS a grille cuivre integer dans un guide d'onde en silicium, nécessitant aux technologies front end et back end Cu d etre combinés de quelques nanométres l'une de l'autre. Nous présentons aussi de nouveaux designs pour injecter de la lumiére a partir de guide d'onde SOI dans un guide a nanostructure plasmonique et les mesures d'une modulation électro-optique dans les structures MOS plasmoniques

La croissance continue de la demande mondiale des produits semi-conducteurs (dans un large éventail de secteurs, tels que la sécurité, la santé, le divertissement, la connectivité, l'énergie, etc) a été conduite par la loi de Moore en doublant régulièrement la densité et les performances des circuits numériques. Cependant, comme la miniaturisation de la technologie CMOS commence à atteindre ses limites théoriques, l'ITRS prévoit une nouvelle ère connue sous le nom "Beyond CMOS". Des nouveaux matériaux et dispositifs révèlent une capacité à compléter ou même remplacer le transistor CMOS ou son canal dans les systèmes sur puce à base de silicium. Cela a conduit à l'identification des phénomènes prometteurs tel que la conduction ambipolaire dans les structures quasi uni- et zéro-dimensionnels, par exemple dans les nanotubes de carbone, le graphène et les nanofils de silicium. L'ambipolarité, dans un contexte à double grille (DG-FET), signifie qu'un comportement de type N et P puisse être observé dans le même dispositif en fonction de la polarité de la tension de la grille arrière. En plus de leur performance attractive et leur faible consommation de puissance, les dispositifs ambipolaires à double grille indépendantes (Am-IDGFET) permettent le développement des structures logiques ainsi que des paradigmes de conception entièrement inédits. Les techniques classiques de synthèse logique ne peuvent pas représenter la capacité des Am-IDGFETs de fonctionner soit comme commutateurs de type N ou de type P. Alors des nouvelles techniques doivent être trouvées pour construire une logique optimale. Le travail de cette thèse explore les techniques de conception pour permettre l'utilisation de ces dispositifs en définissant des approches génériques et des techniques de conception basées sur les Am-IDGFETs. Deux contextes différents sont abordés: (i) l'amélioration de la conception de cellules logiques avec des structures plus compactes et une meilleure performance, ainsi que des techniques de conception à faible consommation qui exploitent la grille arrière du dispositif, et (ii) l'adaptation des techniques classiques de synthèse logique comme les diagrammes de décision binaires (BDDs) ou l'approche de classification des fonctions afin de construire des cellules logiques reconfigurables à base des Am-IDGFETs. Les méthodes et les techniques proposées sont validées et évaluées à travers une étude basée sur le dispositif DG-CNTFET par l'intermédiaire des simulations précises, en utilisant le modèle DG-CNTFET le plus mature disponible dans la littérature.

La croissance continue de la demande mondiale des produits semi-conducteurs (dans un large éventail de secteurs, tels que la sécurité, la santé, le divertissement, la connectivité, l'énergie, etc) a été conduite par la loi de Moore en doublant régulièrement la densité et les performances des circuits numériques. Cependant, comme la miniaturisation de la technologie CMOS commence à atteindre ses limites théoriques, l'ITRS prévoit une nouvelle ère connue sous le nom "Beyond CMOS". Des nouveaux matériaux et dispositifs révèlent une capacité à compléter ou même remplacer le transistor CMOS ou son canal dans les systèmes sur puce à base de silicium. Cela a conduit à l'identification des phénomènes prometteurs tel que la conduction ambipolaire dans les structures quasi uni- et zéro-dimensionnels, par exemple dans les nanotubes de carbone, le graphène et les nanofils de silicium. L’ambipolarité, dans un contexte à double grille (DG-FET), signifie qu’un comportement de type N et P puisse être observé dans le même dispositif en fonction de la polarité de la tension de la grille arrière. En plus de leur performance attractive et leur faible consommation de puissance, les dispositifs ambipolaires à double grille indépendantes (Am-IDGFET) permettent le développement des structures logiques ainsi que des paradigmes de conception entièrement inédits. Les techniques classiques de synthèse logique ne peuvent pas représenter la capacité des Am-IDGFETs de fonctionner soit comme commutateurs de type N ou de type P. Alors des nouvelles techniques doivent être trouvées pour construire une logique optimale. Le travail de cette thèse explore les techniques de conception pour permettre l'utilisation de ces dispositifs en définissant des approches génériques et des techniques de conception basées sur les Am-IDGFETs. Deux contextes différents sont abordés: (i) l'amélioration de la conception de cellules logiques avec des structures plus compactes et une meilleure performance, ainsi que des techniques de conception à faible consommation qui exploitent la grille arrière du dispositif, et (ii) l'adaptation des techniques classiques de synthèse logique comme les diagrammes de décision binaires (BDDs) ou l’approche de classification des fonctions afin de construire des cellules logiques reconfigurables à base des Am-IDGFETs. Les méthodes et les techniques proposées sont validées et évaluées à travers une étude basée sur le dispositif DG-CNTFET par l’intermédiaire des simulations précises, en utilisant le modèle DG-CNTFET le plus mature disponible dans la littérature. / The continuous growth of global demand for semiconductor products (in a broad range of sectors, such as security, healthcare, entertainment, connectivity, energy, etc.) has been both enabled and fuelled by Moore’s law and regular doubling of circuit density and performance increases. However, as CMOS technology scaling begins to reach its theoretical limits, the ITRS predicts a new era known as “Beyond CMOS”. Novel materials and devices show an ability to complement or even replace the CMOS transistor or its channel in systems on chip with silicon-based technology. This has led to the identification of promising phenomena such as ambipolar conduction in quasi one- and zero-dimensional structures, for example in carbon nanotubes, graphene and silicon nanowires. Ambipolarity, in a dual-gate context (DG-FETs), means that n- and p-type behavior can be observed in the same device depending on the backgate voltage polarity. In addition to their attractive performances and the low power consumption, ambipolar double gate devices enable the development of completely new circuit structures and design paradigms. Conventional logic synthesis techniques cannot represent the capability of DG-FETs to operate as either n-type or p-type switches and new techniques must be found to build optimal logic. The work in this thesis explores design techniques to enable the use of such devices by defining generic approaches and design techniques based on ambipolar DG-FETs. Two different contexts are tackled: (i) improving standard cell logic design with more compact structures and better performance, as well as low-power design techniques exploiting the fourth terminal of the device, and (ii) adapting conventional logic synthesis and verification techniques such as Binary Decision Diagrams or Function Classification to ambipolar DGFETs in order to build reconfigurable logic cells. The proposed methods and techniques are validated and evaluated in a case study focused on DG-CNTFET through accurate simulations, using the most mature and recent DG-CNTFET model available in the literature.

The work deals with design of the converter digital to analog on transistor level. Requirements converter a minimum resolution of 10 bits, short conversion time, low power and small chip area. For the realization of the converter is selected technology I3T25

This thesis focuses on design of an accurate digital to analog converter (DAC). The thesis provides material to understand the principle of conversion of digital signal to analog signal. Some possible structures of DAC are described in this thesis. The selected structure is used for design of the DAC using the CMOS 07 technology. Functionality of the DAC is verified with simulations using the PSPICE simulation program.

Les travaux de cette thèse sont axés sur le durcissement à la dose cumulée des circuits analogiques associés aux systèmes électroniques embarqués sur des véhicules spatiaux, satellites ou sondes. Ces types de circuits sont réputés pour être relativement sensibles à la dose cumulée, parfois dès quelques krad, souvent en raison de l’intégration d’éléments bipolaires. Les nouvelles technologies CMOS montrent par leur intégration de plus en plus poussée, un durcissement naturel à cette dose. L’approche de durcissement proposée ici, repose sur un durcissement par la conception d’une technologie commerciale « full CMOS » du fondeur ST Microelectronics, appelée HCMOS9A. Cette approche permet d’assurer la portabilité des méthodes de durcissement proposées d’une technologie à une autre et de rendre ainsi accessible les nouvelles technologies aux systèmes spatiaux. De plus, cette approche de durcissement permet de faire face aux coûts croissants de développement et d’accès aux technologies durcies. Une première technique de durcissement à la dose cumulée est appliquée à une tension de référence « full CMOS ». Elle ne fait intervenir ni jonction p-n parasites ni précautions delay out particulières mais la soustraction de deux tensions de seuil qui annulent leurs effets à la dose cumulée entre elles. Si les technologies commerciales avancées sont de plus en plus utilisées pour des applications spécialement durcies, ces dernières exhibent en contrepartie de plus grands offsets que les technologies bipolaires. Cela peut affecter les performances des systèmes. La seconde technique étudiée : l’auto zéro, est une solution efficace pour réduire les dérives complexes dues entre autres à la température, de l’offset d’entrée des amplificateurs opérationnels. Le but ici est de prouver que cette technique peut tout aussi bien contrebalancer les dérives de l’offset dues à la dose cumulée. / The purpose of this thesis work is to investigate circuit design techniques to improve the robustness to Total Ionizing Dose (TID) of analog circuits within electronic systems embedded in space probes, satellites and vehicles. Such circuits often contain bipolartransistor components which are quite sensitive to cumulated radiation dose. However highly integrated CMOS technology has been shown to exhibit better natural TDI hardening.The approach proposed here is a hardening by design using a full CMOS semiconductor technology commercially available from ST Microelectronics calledHCMOS9A. The proposed generic hardening design methods will be seen to be compatibleand applicable to other existing or future process technologies. Furthermore this approach addresses the issue of ever-increasing development cost and access to hardened technologies.The first TID hardening technique proposed is applied to a full-CMOS voltage reference. This technique does not involve p-n junctions nor any particular layout precaution but instead is based on the subtraction of two different threshold voltages which allows the cancellation of TDI effects. While the use of advanced commercial CMOS technologies for specific radiation hardened applications is becoming more common, these technologies suffer from larger inputoffs et voltage drift than their bipolar transistor counterparts, which can impact system performance. The second technique studied is that of auto-zeroing, which is an efficient method to reduce the complex offset voltage drift mechanisms of operational amplifiers due to temperature. The purpose here is to prove that this technique can also cancel input offset voltage drift due to TID.Index term : hardening, cumulated dose, CMOS technology, voltage reference,operational amplifier.

Ce mémoire traite des différents aspects liés à la conception et à la réalisation intégrée de l'ensemble d'un micro-convertisseur isolé. À partir d'une étude théorique se basant sur des modèles simplifiés, un pré-dimensionnement des éléments actifs et passifs a été mené pour cibler nos besoins. Une première phase de nos travaux a consisté en la conception des parties actives. Ces structures actives sont intégrées en technologie CMOS 0,35μm et sont constituées du circuit de puissance, à savoir un onduleur monophasé, d'un circuit de commande rapprochée optimisée, ainsi que d'un circuit de commande semiéloignée permettant la gestion d'une commande entrelacée dans le cadre d'un projet de recherche sur les réseaux de micro-convertisseurs. La seconde phase de ces travaux a consisté en la conception et la réalisation des composants passifs magnétiques que sont le transformateur HF et l'inductance de sortie. L'étude de ces composants s'est portée sur des structures planar, sur la base d'une technologie Kapton cuivré ou silicium avec circuit magnétique reporté. Le dernier aspect présenté dans ce mémoire concerne, d'une part, les techniques de réalisation utilisées pour ces composants passifs et, d'autre part, l'hybridation de l'ensemble du micro-convertisseur. Cette étude permet ainsi d'aborder les difficultés liées à la réalisation de tels dispositifs.

Etude des spécifications du manuel utilisateur pour aboutir à la réalisation du circuit. Chaque instruction a été décomposée en un algorithme d'interprétation, en se basant sur une structure à 2 bus et une horloge à deux phases; l'objectif étant d'aboutir à une architecture régulière de la partie opérative («bit-Slice»)

Ces travaux de thèse portent sur la conception et la réalisation d'un circuit générique de commandes rapprochées pour les transistors à grille isolée, notamment pour les MOSFETs et les IGBTs, compatible avec différentes structures de conversion d'énergie de l'électronique de puissance. L'objectif principal est de concevoir un système de commande simple à mettre en oeuvre, compact, intégrable et configurable pouvant servir un panel varié d'applications dites multi transistors. Le mémoire de thèse se structure en quatre chapitres : état de l'art de la commande rapprochée des transistors à grille isolée, présentation et validation d'une nouvelle topologie de commande rapprochée à base de transformateur d'impulsion, présentation et validation d'une version améliorée pour travailler à large spectre de fréquence et de rapport cyclique, conception et validation du circuit de commande générique contenant une puce intégrée en technologie CMOS et 6 transformateurs d'impulsions planars. Les champs d'application de ce concept du driver sont multiples, celui-ci favorise la simplicité de la conception et de la mise en oeuvre des systèmes de commande pour l'électronique de puissance.