Dans cette thèse, nous proposons une méthodologie de co-conception des systèmes dynamiquement reconfigurables basés sur FPGA. Notre méthodologie s’appuie sur l’Ingénierie Dirigée par les Modèles (IDM) dont la spécification des modèles est décrite avec le profil MARTE. Les travaux présentés visent à garantir la flexibilité, la réutilisabilité et l’automatisation afin de faciliter le travail du concepteur et d’améliorer sa productivité. La première contribution réside dans la modélisation à haut-niveau d’abstraction permettant de cacher un grand nombre de détails d’implémentation. Un flot de conception est défini pour la modélisation des FPGAs, basé sur l’IDM afin d’assurer l’automatisation de la génération de code. Suivant ce flot, plusieurs modèles sont créés moyennant principalement les concepts de MARTE. Cependant,la modélisation de certains concepts de la reconfiguration dynamique a nécessité des extensions dans MARTE que nous avons identifiées et intégrées dans un nouveau profil qui étend MARTE baptisé RecoMARTE. La seconde contribution est l’automatisation de la chaîne de transformations et la validation expérimentale. Afin d’assurer l’automatisation de notre flot de conception vers la génération du code, une chaîne de transformations a été utilisée. Nous passons ainsi d’un modèle MARTE/RecoMARTE vers une description intermédiaire selon le standard IP-XACT afin de générer des fichiers utilisés dans l’environnement XPS de Xilinx. Cette automatisation permet d’accélérer la phase de conception et éviter les erreurs dues à la manipulation directe des détails. Enfin, un exemple d’application de traitement d’image a été élaboré afin de démontrer et valider notre méthodologie. / The works presented in this dissertation propose a co-design methodology of dynamically reconfigurable systems based on FPGA. Our methodology is based on the Engineering Model Driven approach (MDE). The models specification is done in MARTE profile.It aims to ensure flexibility, reusability and automation to facilitate the work of designer and improve his productivity. The first contribution related to this thesis is identifying parts of dynamically reconfigurable FPGA that can be modeled at high abstraction levels. So, we defined a design flow based on the MDE to ensure the automation of code generation. Using this flow, several models are created mainly through MARTE profile concepts. However, the modeling concepts of dynamic reconfiguration on FPGAs required extensions in MARTE. Thus, we identified the missing concepts to be integrated in a new profile that extends MARTE : RecoMARTE. The second contribution allows the chain automation and experimental validation. To integrate our design flow and to automate code generation, a processing chain was used. The final model resulting from the proposed MARTE-based design flow is given as input to this chain. We thereby move from MARTE/RecoMARTE models to an intermediate description according to the IP-XACT standard to finally generate files describing the complete system in the Xilinx XPS environment. This automation allows to accelerate the design phase and avoid errors due to the direct manipulation of these details. Finally, the proposed MARTE-based design flow and transformation chain were used for an image processing system design, which showed the benefits of our contributions in terms of design reusability and automation.

Les circuits cryptographiques, parce qu'ils contiennent des informations confidentielles, font l'objet de manipulations frauduleuses, appelées communément attaques, de la part de personnes mal intentionnées. Plusieurs attaques ont été répertoriées et analysées. Parmi elles, les attaques DPA (Differential Power Analysis), DEMA (Differential Electromagnetic Analysis), DBA (Differential Behavior Analysis) et les attaques en probing forment la classe des attaques par corrélation et sont considérés comme les plus redoutables car elles permettent de retrouver, à moindre coût, les clefs de chiffrement des algorithmes cryptographiques. Les concepteurs de circuits sécurisés ont été donc amené à ajouter des parades, appelées contre-mesures, afin de protéger les circuits de ces attaques. Ces contremesures doivent impacter au minimum les performances et le coût du circuit. Dans cette thèse, nous nous intéressons dans un premier temps aux attaques par corrélation, le principe de ces attaques est décrit ainsi que les principales contre-mesures pour y parer. Un formalisme décrivant de manière unique ces attaques est aussi proposé. Dans un deuxième temps, nous étudions les outils d'évaluation sécuritaires qui permettent d'estimer la résistance des circuits intégrés face aux attaques par corrélation. Après un état de l'art sur les outils existants, nous décrivons notre outil basé sur une recherche de corrélations entre le modèle du concepteur et le modèle qui peut être prédit par un attaquant. L'analyse de corrélations permet de déterminer les bits les plus sensibles pour mener à bien une attaque. Cet outil est intégré dans le flot de conception permettant ainsi d'évaluer la résistance des algorithmes cryptographiques au niveau RTL (Register Transfer Level) et portes.

Ce manuscrit présente les travaux menés pour proposer un flot de conception permettant d’implanter des processeurs RISP dans un circuit reprogrammable (FPGA). Après une description des différentes solutions envisageables pour réaliser des prototypes dans le domaine du traitement d’image, ce document décrit une méthode qui consiste à générer des modèles matériels de processeurs destinés au traitement d’images, avec des opérateurs taillés sur une application donnée. Un ensemble d’expérimentations utilisant des algorithmes courants permet d’évaluer les performances du flot de conception proposé. Le prototypage rapide d’un système biométrique sans contact, basé sur la reconnaissance de paumes a été aussi réalisé sur la plateforme de test. / This manuscript presents work to propose a development cycle to establish RISP processors in a reprogrammable chip (FPGA). After a description of the various possible solutions to produce image processing prototypes, this document describes a method which consists in generating hardware models of processor target to image processing, with operators just for a given application. Test with a set of common algorithm makes evaluate the performances of the design cycle proposed. Rapid prototyping of a contact less biometric system, based on palmprint recognition, is also realized on the test platform.

Le développement des technologies CMOS à l'échelle nanométrique a fait émerger de nombreux défis sur le rendement et la fiabilité des composants. Les prochaines générations de circuits AMS et RF souffriront d'une augmentation du taux de défaillance durant le temps d'opération. Dans ce travail de thèse, nous proposons une nouvelle approche pour la conception d'un frontal RF en CMOS 65 nm. L'objectif principal de ce travail est d'améliorer la conception de circuits du frontal RF basée sur la recherche des nouveaux compromis imposés par la variabilité du transistor et la dégradation par vieillissement. Ce travail de thèse propose un nouveau flot de conception des circuits fiables en s'appuyant sur la conception d'un frontal radio. Le frontal RF utilise une architecture à conversion directe. Il est composé de trois principaux blocs : le BLIXER, regroupant un balun, un amplificateur large bande à faible bruit et un mélangeur I-Q; l'oscillateur contrôlé numériquement (DCO), et l'amplificateur de gain programmable (PGA) avec le filtre passe-bas. Nous avons mis en œuvre des circuits fiabilisés pour le cas d'étude du frontal radio dans une approche bottom-up et top-down. Ainsi, nous avons pu lier les étapes de la conception dans une méthode générale qui est la proposition d'un nouveau flot de conception des circuits fiables. Par la démonstration des compromis imposés par le vieillissement et la variabilité des composants en CMOS 65 nm, nous sommes capables de prédire les tendances dans les technologies à venir et nous mettons en évidence le besoin d'un flot de conception des circuits AMS/RF qui prenne en compte les dégradations des performances par le vieillissement et la variabilité.

Dans cette thèse, nous avons adapté trois versions d'une chaine d'algorithmes de reconnaissance biométrique par l'iris appelés OSIRIS V2, V3, V4 qui correspondent à différentes implémentations de l'approche de J. Daugman pour les besoins d'une implémentation logicielle / matérielle. Les résultats expérimentaux sur la base de données ICE2005 montrent que OSIRIS_V4 est le système le plus fiable alors qu'OSIRIS_V2 est le plus rapide. Nous avons proposé une mesure de qualité de l'image segmentée pour optimiser en terme de compromis coût / performance un système de référence basé sur OSIRIS V2 et V4. Nous nous sommes ensuite intéressés à l'implémentation de ces algorithmes sur des plateformes reconfigurables. Les résultats expérimentaux montrent que l'implémentation matériel / logiciel est plus rapide que l'implémentation purement logicielle. Nous proposons aussi une nouvelle méthode pour le partitionnement matériel / logiciel de l'application. Nous avons utilisé la programmation linéaire pour trouver la partition optimale pour les différentes tâches prenant en compte les trois contraintes : la surface occupée, le temps d'exécution et la consommation d'énergie

Ce manuscrit présente les travaux menés pour proposer un flot de conception permettant d'implanter des processeurs RISP dans un circuit reprogrammable (FPGA). Après une description des différentes solutions envisageables pour réaliser des prototypes dans le domaine du traitement d'image, ce document décrit une méthode qui consiste à générer des modèles matériels de processeurs destinés au traitement d'images, avec des opérateurs taillés sur une application donnée. Un ensemble d'expérimentations utilisant des algorithmes courants permet d'évaluer les performances du flot de conception proposé. Le prototypage rapide d'un système biométrique sans contact, basé sur la reconnaissance de paumes a été aussi réalisé sur la plateforme de test.

L'essor considérable de la technologie CMOS a permis l'accroissement de la densité d'intégration selon la loi de Moore. Cependant, la poursuite de cette évolution est en voie de ralentissement dû aux contraintes physiques et économiques. Le défi devient alors de pouvoir utiliser un maximum de circuits tout en tolérant des défauts physiques présents en leur sein. Les circuits reconfigurables de type FPGA (Field Programmable Gate Array) connaissent un succès croissant car leurs performances et leurs capacités d'intégrer des applications très complexes ont directement bénéficié de l'évolution technologique. Le but de cette thèse est de proposer une architecture de FPGA contenant des mécanismes permettant de tolérer plus de 20% d'éléments défectueux après fabrication. La première partie du manuscrit étudie les différentes architectures de FPGA (matricielles et arborescentes) ainsi que les différentes techniques de contournement des défauts. Dans la seconde partie de cette thèse, nous présentons l'architecture cible matricielle (matrice de grappes ou groupes). Cette architecture combine les avantages des architectures matricielles (sa généricité) et arborescentes (réduction du taux d'utilisation de l'interconnexion. La troisième partie de cette thèse présente le développement d'une méthode d'identification des blocs les plus critiques contenus dans le FPGA ainsi que l'impact des différentes techniques de contournement retenues et proposées sur l'architecture et sur la criticité des blocs de base du FPGA. Pour finir, nous définissons les performances des différentes techniques de contournements en termes de tolérance aux défauts, de performances temporelles et de surface. / The increasing integration density according to Moore’s law is being slowed due to economic and physical limits. However, this technological evolution involves an higher number of physical defects after manufacturing circuit. As yield goes down, one of the future challenges is to find a way to use a maximum of fabricated circuits while tolerating physical defects spread all over the chip. Fiel Programmable Gate Array (FPGA) are integrated circuits that contain logic blocks and reconfigurable interconnect. Their ability to integrate more complex applications, their flexibility and good performance make FPGAs the perfect target architecture. The aim of this thesis is to propose an FPGA architecture containing mechanisms to tolerate more than 20% of defective resources after manufacture. The first part of the manuscript studies the different FPGA architectures (mesh and tree) and different defects bypass techniques. In the second part of this thesis, we present the target architecture called Mesh of Clusters (MoC). This architecture combines the advantages of mesh architectures (genericity) and tree (reduction of the interconnect). The third contribution of this thesis is the development of a method to identify the most critical blocks in the FPGA and the impact of all bypass techniques on the architecture and on the criticality. Finally, we define the performance of all bypass techniques in terms of defect tolerance, timing and area overhead. Finally, thanks to these local redundancy techniques, we are able to tolerate more than 20% of defect on the FPGA architecture. In addition, the designer can fix his own metric in terms of area, timing and defect tolerance.

Dans cette thèse, nous avons adapté trois versions d'une chaine d'algorithmes de reconnaissance biométrique par l’iris appelés OSIRIS V2, V3, V4 qui correspondent à différentes implémentations de l’approche de J. Daugman pour les besoins d’une implémentation logicielle / matérielle. Les résultats expérimentaux sur la base de données ICE2005 montrent que OSIRIS_V4 est le système le plus fiable alors qu’OSIRIS_V2 est le plus rapide. Nous avons proposé une mesure de qualité de l’image segmentée pour optimiser en terme de compromis coût / performance un système de référence basé sur OSIRIS V2 et V4. Nous nous sommes ensuite intéressés à l’implémentation de ces algorithmes sur des plateformes reconfigurables. Les résultats expérimentaux montrent que l’implémentation matériel / logiciel est plus rapide que l’implémentation purement logicielle. Nous proposons aussi une nouvelle méthode pour le partitionnement matériel / logiciel de l’application. Nous avons utilisé la programmation linéaire pour trouver la partition optimale pour les différentes tâches prenant en compte les trois contraintes : la surface occupée, le temps d’exécution et la consommation d’énergie / In this thesis, we adapted three versions of a chain of algorithms for biometric iris recognition called OSIRIS V2, V3, V4, which correspond to different implementations of J. Daugman approach. The experimental results on the database ICE2005 show that OSIRIS_V4 is the most reliable when OSIRIS_V2 is the fastest. We proposed a measure of quality of the segmented image in order to optimize in terms of cost / performance compromise a reference system based on OSIRIS V2 and V4. We focused on the implementation of these algorithms on reconfigurable platforms. The experimental results show that the hardware / software implementation is faster than the software implementation. We propose a new method for partitioning hardware / software application. We used linear programming to find the optimal partition for different tasks taking into account the three constraints : the occupied area, execution time and energy consumption

L'optimisation de l'association " antenne - système" est une préoccupation majeure des concepteurs de tags RFID UHF et micro-ondes. L'évaluation conjointe de l'énergie reçue par ces antennes et de l'énergie re-rayonnée permettrait aux concepteurs d'évaluer directement les potentialités de télé-alimentation de leurs tags ainsi que la qualité de la communication. Pour répondre à cette problématique, nous avons développé une stratégie originale de modélisation et de simulation de systèmes RFID intégrés reposant sur l'utilisation du langage VHDL-AMS; langage compatible avec la majorité des outils de Conception Assistée par Ordinateur utilisés en microélectronique. La solution que nous proposons consiste en une modélisation à différents niveaux d'abstraction du système RFID que nous souhaitons optimiser, y compris le lien RF et les antennes. Nous adaptons ainsi le flot de conception classique largement utilisé en électronique numérique à un problème de conception mixte et RF.

Le contexte général de cette thèse se situe dans le domaine de la synthèse RTL (Register Transfer Level). Une spécification initiale en termes de transferts de registres décrite dans un langage de haut niveau (VHDL, Verilog) définit l'ordre des opérations. A partir de cette spécification, le système de synthèse RTL génère une description structurelle fonctionnellement équivalente interconnectant des portes de base et des macro blocs de la cible technologique. Le langage de description considéré ici est le langage VHDL standardisé par le groupe IEEE en 1987. Ce choix est justifié par une étude comparative entre différents langages. Les principales caractéristiques du langage VHDL ainsi que les améliorations apportées par la nouvelle norme de 1992 sont évoquées. Dans une seconde partie, les limitations du langage VHDL pour son utilisation en synthèse et le flot de conception à partir d'une spécification RTL sont présentés. Plusieurs modèles VHDL d'éléments simples et de macro blocs sont décrits pour la synthèse. Le flot général de conception utilisant ces macro blocs est analysé et détaillé pour deux cas pratiques: l'utilisation des générateurs XBLOX de Xilinx et ACTgen d'Actel dans le logiciel de synthèse ASYL+. La dernière partie s'attache plus précisément à la modélisation d'éléments de bibliothèques en vue de leur utilisation en synthèse. Un format de bibliothèque, permettant de décrire tout aussi bien des portes simples que des macro blocs, est défini. Le nouveau format de bibliothèque standard VITAL est analysé ainsi que ses perspectives d'utilisation en simulation et en synthèse. La norme LPM qui définit un ensemble d'éléments standards indépendants de la technologie est également présentée. Cette dernière partie a conduit à la définition d'un nouveau flot de synthèse unifié utilisant les macro blocs et à la mise en place de plusieurs optimisations basées sur la notion de dérivation