Les systèmes de communications sans fil n'ont cessé d'évoluer ces dernières années, poussés par de fortes demandes du marché en systèmes toujours plus autonomes et performants. Ainsi, de nouvelles contraintes de conception sont apparues de manière à mieux prendre en compte les aspects énergétiques et ainsi améliorer la durée de vie des batteries et des circuits. Actuellement, les systèmes de communications numériques sans fil consomment d'importantes quantités d'énergie. D'autre part, la complexité des systèmes croît de génération en génération afin de satisfaire toujours plus d'utilisateurs avec un haut niveau de performances. Dans ce contexte à fortes contraintes, les circuits de type FPGA apparaissent comme une technologie attractive, pouvant supporter des circuits numériques complexes grâce à leur grand nombre de ressources. Pour pouvoir concevoir les futurs systèmes de communications numériques sans fil sur ce type de circuit, les concepteurs de tels systèmes doivent pouvoir estimer la consommation et les performances au plus tôt dans la phase de conception. De cette façon, ils pourront explorer l'espace de conception et effectuer des choix d'implémentation afin d'optimiser leurs systèmes. Durant cette thèse, une méthodologie a été proposée dont les objectifs sont d'estimer rapidement et à haut niveau la consommation de leurs circuits implantés sur FPGA ainsi que leurs performances, d'explorer l'espace de conception, de comparer efficacement plusieurs systèmes entre eux, tout en assurant une bonne précision de l'estimation. La méthodologie repose sur une phase de caractérisation de composants IP matériels ainsi que de leur modélisation en Systeme. Dans un second temps, une représentation haut-niveau du système entier est réalisée à partir de la librairie des modèles Systeme de chaque IP. A travers des simulations haut-niveau, les utilisateurs peuvent tester rapidement de multiples configurations de leur système. Un des caractères innovants de l'approche repose sur l'utilisation de signaux clés qui permettent de tenir compte des comportements dynamiques des composants IP, c-à-d leur temps d'activité (actif/inactif), au sein du système et ainsi obtenir des estimations précises. Les nombreux gains de la méthodologie ont été démontrés à travers plusieurs exemples de systèmes de communications numériques sans fil comme une chaîne de traitement en bande de base de type SISO-OFDM générique, des émetteurs LTE etc. Pour conclure, les limitations ont été adressées et des solutions d'optimisation ont pu être envisagées puis mises en place. / Wireless communication systems are still evolving since the last decades, driven by the growing demand of the electronic market for energy efficient and high performance devices. Thereby, new design constraints have appeared that aim at taking into account power consumption in order to improve battery-life of circuits. Current wireless communication systems commonly dissipate a lot of power. On the other hand, the complexity of such systems keeps on increasing through the generations to always satisfy more users at a high degree of performance. In this highly constrained context, FPGA devices seem to be an attractive technology, able to support complex systems thanks to their important number of resources. According to the FPGA nature, designers need to estimate the power consumption and the performance of their wireless communication systems as soon as possible in the design flow. In this way, they will be able to perform efficient design space exploration and make decisive implementation and optimization choices. Throughout this thesis, a power estimation methodology for hardware-focused FPGA device is described and aims at making design space exploration a lot easier, providing early and fast power and performance estimation at high-level. It also proposes an efficient way to efficiently compare several systems. The methodology is effective through an lP characterisation step and the development of their SystemC models. Then, a high level description of the entire system is realized from the SystemC models that have been previously developed. High-level simulations enable to check the functionality and evaluate the power and performance of the system. One of the contributions consists in monitoring the JP time-activities during the simulation. We show that this has an important impact on both power and performances. The effectiveness of the methodology has been demonstrated throughout several baseband processing chains of the wireless communication domain such as a SISO-OFDM generic chain, LTE transmitters etc. To conclude, the main limitations of the proposed methodology have been investigated and addressed.

Dans cette thèse, nous proposons une méthodologie de co-conception des systèmes dynamiquement reconfigurables basés sur FPGA. Notre méthodologie s’appuie sur l’Ingénierie Dirigée par les Modèles (IDM) dont la spécification des modèles est décrite avec le profil MARTE. Les travaux présentés visent à garantir la flexibilité, la réutilisabilité et l’automatisation afin de faciliter le travail du concepteur et d’améliorer sa productivité. La première contribution réside dans la modélisation à haut-niveau d’abstraction permettant de cacher un grand nombre de détails d’implémentation. Un flot de conception est défini pour la modélisation des FPGAs, basé sur l’IDM afin d’assurer l’automatisation de la génération de code. Suivant ce flot, plusieurs modèles sont créés moyennant principalement les concepts de MARTE. Cependant,la modélisation de certains concepts de la reconfiguration dynamique a nécessité des extensions dans MARTE que nous avons identifiées et intégrées dans un nouveau profil qui étend MARTE baptisé RecoMARTE. La seconde contribution est l’automatisation de la chaîne de transformations et la validation expérimentale. Afin d’assurer l’automatisation de notre flot de conception vers la génération du code, une chaîne de transformations a été utilisée. Nous passons ainsi d’un modèle MARTE/RecoMARTE vers une description intermédiaire selon le standard IP-XACT afin de générer des fichiers utilisés dans l’environnement XPS de Xilinx. Cette automatisation permet d’accélérer la phase de conception et éviter les erreurs dues à la manipulation directe des détails. Enfin, un exemple d’application de traitement d’image a été élaboré afin de démontrer et valider notre méthodologie. / The works presented in this dissertation propose a co-design methodology of dynamically reconfigurable systems based on FPGA. Our methodology is based on the Engineering Model Driven approach (MDE). The models specification is done in MARTE profile.It aims to ensure flexibility, reusability and automation to facilitate the work of designer and improve his productivity. The first contribution related to this thesis is identifying parts of dynamically reconfigurable FPGA that can be modeled at high abstraction levels. So, we defined a design flow based on the MDE to ensure the automation of code generation. Using this flow, several models are created mainly through MARTE profile concepts. However, the modeling concepts of dynamic reconfiguration on FPGAs required extensions in MARTE. Thus, we identified the missing concepts to be integrated in a new profile that extends MARTE : RecoMARTE. The second contribution allows the chain automation and experimental validation. To integrate our design flow and to automate code generation, a processing chain was used. The final model resulting from the proposed MARTE-based design flow is given as input to this chain. We thereby move from MARTE/RecoMARTE models to an intermediate description according to the IP-XACT standard to finally generate files describing the complete system in the Xilinx XPS environment. This automation allows to accelerate the design phase and avoid errors due to the direct manipulation of these details. Finally, the proposed MARTE-based design flow and transformation chain were used for an image processing system design, which showed the benefits of our contributions in terms of design reusability and automation.

Les travaux de cette thèse s'inscrivent dans un projet de grande envergure, le projet 3D-IDEAS, financé par l'ANR. Le but de ce projet est d'établir la chaîne complète de l'intégration de circuits en technologie 3D. Les densités de puissance dans ces circuits sont telles que les problèmes liés à la température - électromigration, désappariement des courants et tensions de polarisation, etc. - sont susceptibles de remettre en cause la conception du circuit. Le coût élevé de la fabrication de ces circuits oblige le concepteur à valider le comportement électrothermique des circuits préalablement à l'envoi en fabrication. Pour répondre à ce besoin, un simulateur électrothermique précis et fiable doit être à disposition. En outre, en raison de la complexité extrême de ces circuits, il est judicieux que ce simulateur soit compatible avec l'approche de modélisation haut niveau. L'objectif de cette thèse est de développer un tel simulateur. La solution proposée intègre ce simulateur dans un environnement de développement CAO pour circuit intégré standard, Cadence®. La contrainte sur la précision des résultats nous a amené à développer une nouvelle méthodologie spécifique à la modélisation électrothermique haut-niveau. Ce manuscrit comporte deux grandes parties. Dans la première, la démarche adoptée pour concevoir le simulateur est détaillée. Ensuite, dans la seconde partie, le fonctionnement du simulateur ainsi que la méthode de modélisation haut-niveau mise en place sont présentées, puis validées.

Les travaux de cette thèse s’inscrivent dans un projet de grande envergure, le projet 3D-IDEAS, financé par l’ANR. Le but de ce projet est d’établir la chaîne complète de l’intégration de circuits en technologie 3D. Les densités de puissance dans ces circuits sont telles que les problèmes liés à la température – électromigration, désappariement des courants et tensions de polarisation, etc. – sont susceptibles de remettre en cause la conception du circuit. Le coût élevé de la fabrication de ces circuits oblige le concepteur à valider le comportement électrothermique des circuits préalablement à l’envoi en fabrication. Pour répondre à ce besoin, un simulateur électrothermique précis et fiable doit être à disposition. En outre, en raison de la complexité extrême de ces circuits, il est judicieux que ce simulateur soit compatible avec l’approche de modélisation haut niveau. L’objectif de cette thèse est de développer un tel simulateur. La solution proposée intègre ce simulateur dans un environnement de développement CAO pour circuit intégré standard, Cadence®. La contrainte sur la précision des résultats nous a amené à développer une nouvelle méthodologie spécifique à la modélisation électrothermique haut-niveau. Ce manuscrit comporte deux grandes parties. Dans la première, la démarche adoptée pour concevoir le simulateur est détaillée. Ensuite, dans la seconde partie, le fonctionnement du simulateur ainsi que la méthode de modélisation haut-niveau mise en place sont présentées, puis validées. / The work of this thesis is part of a larger project, the project 3D-IDEAS, funded by the ANR. The purpose of this project is to establish the complete chain of integrated circuits built upon 3D technology. Power densities in these circuits are exacerbated, thus problems related to temperature, such as electromigration, mismatch of bias currents and voltages, etc., arise and might have critical effects on the circuit behavior. The high cost of these circuits requires the designer to validate the electro-thermal behavior of circuits prior to manufacturing. To meet this need, an accurate and reliable electro-thermal simulator should be available. Moreover, due to the extreme complexity of these circuits, it is wise for such a simulator to be compliant with high level modeling approach. The objective of this thesis is to develop such a simulator. The proposed solution integrates the simulator in the broadly used CAD environment for integrated circuits Cadence®. The need of accurate results led us to develop a new methodology specific to high level electro-thermal modeling. This manuscript is split in two major parts. In the first one, the approach to implement the simulator is detailed. Then, in the second part, the operation principle of the simulator and the modeling method implementation are detailed and validated.

Concevoir un système embarqué implique de trouver un compromis algorithme/architecture en fonction des contraintes temps-réel. Thèse : pour concevoir un MPSoC et plus particulièrement avec les circuits reconfigurables modifiant le support d'exécution en cours de fonctionnement, la nécessaire validation des comportements fluctuants d'un système réactif impose une évaluation préalable que l'on peut réaliser par simulation (de haut niveau) tout en permettant l'exploration de l'espace de conception architectural, matériel mais aussi logiciel, au plus tôt dans le flot de conception. Le point de vue du gestionnaire de la plateforme est adopté pour explorer à haut niveau les réactions du système aux choix de partitionnement impactés par l'algorithmique des services du système d'exploitation et leurs implémentations possibles. Pour cela un modèle modulaire de services d'OS simule fonctionnellement et conjointement en SystemC le matériel, les tâches logicielles et le système d'exploitation, répartis sur plusieurs noeuds d'exécution hétérogènes communicants. Ce modèle a permis d'évaluer l'architecture temps-réel idéale d'une application dynamique de vision robotique conjointement à l'exploration des services de gestion d'une zone reconfigurable modélisée. Ce modèle d'OS a aussi été intégré dans un simulateur de MPSoC hétérogène d'une puissance estimé à un Tera opérations par seconde.

Les systèmes sur puce sont de plus en plus complexes : ils intègrent des parties numériques, desparties analogiques et des capteurs ou actionneurs. SystemC et son extension SystemC AMSpermettent aujourd’hui de modéliser à haut niveau d’abstraction de tels systèmes. Ces outilsconstituent de véritables atouts dans une optique d’étude de faisabilité, d’exploration architecturale etde vérification du fonctionnement global des systèmes complexes hétérogènes et multiphysiques. Eneffet, les durées de simulation deviennent trop importantes pour envisager les simulations globales àbas niveau d’abstraction. De plus, les simulations basées sur l’utilisation conjointe de différents outilsprovoquent des problèmes de synchronisation. Les modèles de bas niveau, une fois crées par lesspécialistes des différents domaines peuvent toutefois être abstraits afin de générer des modèles dehaut niveau simulables sous SystemC/SystemC AMS en des temps de simulation réduits. Une analysedes modèles de calcul et des styles de modélisation possibles est d’abord présentée afin d’établir unlien avec les durées de simulation, ceci pour proposer un style de modélisation en fonction du niveaud’abstraction souhaité et de l’ampleur de la simulation à effectuer. Dans le cas des circuits analogiqueslinéaires, une méthode permettant de générer automatiquement des modèles de haut niveaud’abstraction à partir de modèles de bas niveau a été proposée. Afin d’évaluer très tôt dans le flot deconception la consommation d’un système, un moyen d’enrichir les modèles de haut niveaupréalablement générés est présenté. L’attention a ensuite été portée sur la modélisation à haut niveaudes systèmes multiphysiques. Deux méthodes y sont discutées : la méthode consistant à utiliser lecircuit équivalent électrique puis la méthode basée sur les bond graphs. En particulier, nous proposonsune méthode permettant de générer un modèle équivalent au bond graph à partir d’un modèle de basniveau. Enfin, la modélisation d’un système éolien est étudiée afin d’illustrer les différents conceptsprésentés dans cette thèse. / Systems on chip are more and more complex as they now embed not only digital and analog parts, butalso sensors and actuators. SystemC and its extension SystemC AMS allow the high level modeling ofsuch systems. These tools are efficient for feasibility study, architectural exploration and globalverification of heterogeneous and multiphysics systems. At low level of abstraction, the simulationdurations are too important. Moreover, synchronization problems appear when cosimulations areperformed. It is possible to abstract the low level models that are developed by the specialists of thedifferent domains to create high level models that can be simulated faster using SystemC/SystemCAMS. The models of computation and the modeling styles have been studied. A relation is shownbetween the modeling style, the model size and the simulation speed. A method that generatesautomatically the high level model of an analog linear circuit from its low level representation isproposed. Then, it is shown how to include in the high level model some information allowing thepower consumption estimation. After that, the multiphysics systems modeling is studied. Twomethods are discussed: firstly, the one that uses the electrical equivalent circuit, then the one based onthe bond graph approach. It is shown how to generate a bond graph equivalent model from a low levelrepresentation. Finally, the modeling of a wind turbine system is discussed in order to illustrate thedifferent concepts presented in this thesis.

Dans cette thèse, nous proposons une méthodologie de co-conception des systèmes dynamiquement reconfigurables basés sur FPGA. Notre méthodologie s'appuie sur l'Ingénierie Dirigée par les Modèles (IDM) pour la mise en oeuvre de notre flot de conception, dont la spécification des modèles est décrite avec le profil standard UML MARTE (Modeling and Analysis of Real-Time and Embedded Systems). Les travaux présentés dans ce manuscrit visent à garantir la flexibilité, la réutilisabilité et l'automatisation afin de faciliter le travail du concepteur et d'améliorer sa productivité. La première contribution de cette thèse réside dans la modélisation à haut-niveau d'abstraction permettant de cacher un grand nombre de détails d'implémentation. Nous avons donc défini un flot de conception pour la modélisation des FPGAs dynamiquement reconfigurables, basé sur l'IDM afin d'assurer l'automatisation de la génération de code. Suivant ce flot, plusieurs modèles sont créés moyennant principalement les concepts du profil MARTE. Cependant, la modélisation de certains concepts de la reconfiguration dynamique des FPGAs a nécessité des extensions dans MARTE que nous avons identifiées et intégrées dans un nouveau profil qui étend MARTE baptisé RECOMARTE (Reconfigurable MARTE). La seconde contribution est l'automatisation de la chaîne de transformations et la validation expérimentale. Afin d'assurer l'automatisation de notre flot de conception vers la génération du code, une chaîne de transformations a été utilisée. Le modèle final en MARTE résultant du flot de conception est donné comme entrée à cette chaîne. Nous passons ainsi d'un modèle MARTE/RecoMARTE vers une description intermédiaire selon le standard IP-XACT afin de générer finalement des fichiers décrivant le système complet dans l'environnement XPS de Xilinx. Cette automatisation permet d'accélérer la phase de conception et éviter les erreurs dues à la manipulation directe des détails. Enfin, un exemple d'application de traitement d'image a été élaboré afin de démontrer et valider notre méthodologie. Ceci a fait apparaître les avantages de nos contributions en termes de réutilisabilité de la conception et l'automatisation