L'évolution de la technologie CMOS consiste à la miniaturisation continue de la taille des transistors. Cela permet la réalisation de circuits et systèmes intégrés de plus en plus complexes et plus performants, tout en réduisant leur consommation énergétique, ainsi que leurs coûts de fabrication. Cependant, chaque nouveau noeud technologique CMOS doit faire face aux problèmes de fiabilité, dues aux densités de fautes et d'erreurs croissantes. Par conséquence, les techniques de tolérance aux fautes, qui utilisent des ressources redondantes pour garantir un fonctionnement correct malgré la présence des fautes, sont devenus indispensables dans la conception numérique. Ce thèse étudie une nouvelle architecture hybride tolérante aux fautes pour améliorer la robustesse des circuits et systèmes numériques. Elle s'adresse à tous les types d'erreur dans la partie combinatoire des circuits, c'est-à-dire des erreurs permanentes (« hard errors »), des erreurs transitoires (« SETs ») et des comportements temporels fautifs (« timing errors »). L'architecture proposée combine la redondance de l'information (pour la détection d'erreur), la redondance de temps (pour la correction des erreurs transitoires) et la redondance matérielle (pour la correction des erreurs permanentes). Elle permet de réduire considérablement la consommation d'énergie, tout en ayant une surface de silicium similaire comparée aux solutions existantes. En outre, elle peut également être utilisée dans d'autres applications, telles que pour traiter des problèmes de vieillissement, pour tolérer des fautes dans les architectures pipelines, et pour être combiné avec des systèmes avancés de protection des erreurs transitoires dans la partie séquentielle des circuits logiques (« SEUs »). / Evolution of CMOS technology consists in continuous downscaling of transistor features sizes, which allows the production of smaller and cheaper integrated circuits with higher performance and lower power consumption. However, each new CMOS technology node is facing reliability problems due to increasing rate of faults and errors. Consequently, fault-tolerance techniques, which employ redundant resources to guarantee correct operations of digital circuits and systems despite the presence of faults, have become essential in digital design. This thesis studies a novel hybrid fault-tolerant architecture for robustness improvement of digital circuits and systems. It targets all kinds of error in combinational part of logic circuits, i.e. hard, SETs and timing errors. Combining information redundancy for error detection, timing redundancy for transient error correction and hardware redundancy for permanent error corrections, the proposed architecture allows significant power consumption saving, while having similar silicon area compared to existing solutions. Furthermore, it can also be used in other applications, such as dealing with aging phenomenon, tolerating faults in pipeline architecture, and being combined with advanced SEUs protection scheme for sequential parts of logic circuits.

Les réseaux de capteurs sans fils (WSN) ont connu un succès important ces dernières années, en particulier grâce à l’émergence de l’Internet des Objets (IoT), qui a permis des applications beaucoup plus intéressantes. Les réseaux de capteurs sont utilisés dans presque toutes les applications de maisons et villes intelligentes et des objets connectés personnels. Beaucoup de ces applications nécessitent que les nœuds de capteurs constituant le réseau soient autonomes et donc efficaces en énergie. Le thème de l'efficacité énergétique pour les WSN est riche et adressé par de nombreuses équipes de recherches. L'une des solutions les plus prometteuses est l'intégration de blocs adaptatifs dans le nœud, qui peuvent ajuster leurs performances et leurs dépenses énergétiques selon les besoins de l'application, son environnement ou l’énergie disponible. L’objectif est de permettre à un nœud de fonctionner à un point d'énergie optimal et d'atteindre l'efficacité énergétique la plus élevée possible. Le travail présenté dans cette thèse traite du contrôle de ces blocs adaptatifs. Un nœud de WSN doit être capable de se réveiller et de se remettre en veille rapidement ce qui impose l'utilisation d'un réseau de contrôle efficace. Les données de contrôle peuvent être analogiques ou numériques. Ceci entraîne le besoin d'un réseau de communication complémentaire au réseau qui sert à transmettre les données numériques. Dans ce travail, un premier réseau de communication asynchrone est proposé pour adresser ce besoin de transfert de données de configuration dans un nœud. Cette communication basée sur événement utilise la logique asynchrone QDI. Ce premier réseau est numérique et deux versions ont été conçues, une série et une hybride. La version série a été implémentée en silicium et testée. Les deux se sont avérées efficaces en énergie ; le réseau série n’utilise que 1pJ/bit, tandis que l'hybride consomme 0,07pJ/bit à 0.6V en technologie FDSOI de 28nm.Dans la deuxième partie de ce travail, une amélioration visant des circuits plus simples et mixtes a été réalisée, incluant la conception et l'analyse d'un réseau capable de transférer efficacement des données analogiques. / Wireless sensor network (WSN) have experienced an incredible success these past years, especially due to the Internet of Thing (IoT) paradigm, which opened the door to much more interesting applications. The wireless sensor network nodes (WSNN) are used in nearly all smart houses applications, as a network of wearables or as entertainment devices. This keen interest in WSN is not without consequences, as many of these applications require from the node to be autonomous and thus energy efficient. The topic of energy efficiency for the WSN is rich and many teams are proposing as many solutions as there are applications. One of the most promising solutions is the integration of adaptive blocks in the node, which can adapt their performances and thus their energy expenditure according to the application, environment or the energy budget. This would allow any type of WSNN to operate at an optimum energy point and achieve the highest energy efficiency possible. However, this solution has its own issues. The work presented in this thesis deals with the control of these adaptive blocks.The aim of this work is to efficiently transfer the control data and the sense&react data throughout the node to and from the corresponding adaptive blocks. The nature of WSNN itself imposes the use of a communication network capable of a fast and independent wake and sleep mode, while the nature of the data dictate the need for a complementary communication network, as the data can be either analog or digital, and as such, a typical network is not capable of handling it without the help of secondary conversion blocks.In this manuscript, a first asynchronous communication network is proposed to deal with the issue at hand, mainly the transfer of configuration data throughout a network, in an event-driven fashion, hence the use of the QDI asynchronous logic. This network is digital only and two versions were designed, a serial and a hybrid one, and the serial version was implemented in silicon. Both proved to be energy efficient, as the serial network only needs 1pJ/bit, while the hybrid one consumes 0,07pJ/bit at 0.6V in a 28nm FDSOI technology.In the second part of this work, an improvement targeting simpler and mixed-signals circuits was carried out, including the design and analysis of a network capable of efficiently transferring analog data.

Les outils informatiques prennent une place de plus en plus importante dans la conception de circuits VLSI. Les langages de description de matériel constituent l'interface entre ces outils et les utilisateurs. Parmi ceux-ci, il existe un standard qui est VHDL, destiné à la description de systèmes numériques. Actuellement une extension analogique est en cours de normalisation. Les deux premiers chapitres de cette thèse sont consacrés l'un aux langages de description de matériel et à une présentation de VHDL, ainsi que des remarques et analyses à propos de son extension analogique. Le second thème de cette thèse est la mise en évidence de l'importance de la simulation en mode mixte numérique-analogique. Le troisième chapitre présente les principes généraux de la simulation mixte; différentes implémentations de simulateurs mixtes sont présentés. Enfin, le dernier chapitre est consacré à la réalisation d'un simulateur mixte dont la partie numérique est un simulateur VHDL. Cette réalisation repose sur une approche de description qui permet d'utiliser la souplesse de description structurelle de VHDL pour des systèmes analogiques et mixtes

L'objet de cette thèse est l'étude de deux méthodes de génération automatique de vecteurs de test pour les circuits intégrés digitaux. Après un rappel des problèmes actuels posés par le test des circuits VLSI (partie I), deux méthodes de génération automatique de vecteurs de test adressant deux types différents d'hypothèses de pannes sont présentées: une méthode heuristique de génération de vecteurs (partie II) et une méthode de test pseudo-exhaustif (partie III)

La phase de dessin des circuits intégrés est aujourd'hui le goulot d'étranglement entre la demande et la production. On présente le générateur automatique d'architectures pour circuits intégrés de filtrage numérique. La description d'un algorithme de filtrage assortie d'une contrainte «temps réel» est fournie au générateur. L'architecture optimisée en un temps requis est fournie sous la forme d'une partie opérative et d'un graphe d'états donnant le séquencement à appliquer