L'entrée de la technologie CMOS dans les dimensions nanométriques résulte de l'évolution prévue pour les circuits intégrés, déterminée par l'industrie des semi-conducteurs d'après les feuilles de route établies selon la loi de Moore. Pourtant, la production des circuits nanométriques présente des défis de plus en plus critiques, qui demandent des efforts considérables de la communauté scientifique. Ces défis sont liés à des limitations d'ordre physique, économique et technologique, et se traduisent en un changement du comportement des structures fortement intégrées et en une difficulté pour les fabriquer avec la précision nécessaire. La majorité des problèmes associés à la réduction des structures CMOS amène à une réduction du rendement de fabrication et de la fiabilité d'opération des circuits. Les technologies émergentes, conçues pour étendre, complémenter, voire substituer la technologie CMOS, seront très sensibles aux variations paramétriques des composants et aux défauts de fabrication. La fiabilité d'opération des circuits reste un problème critique, pour lequel les solutions proposées font appel aux techniques de tolérance aux pannes. Selon quelques études, la probabilité d'occurrence des fautes transitoires dans les systèmes nanométriques montera au fur et à mesure de l'augmentation de densité des composants intégrés, atteignant le même niveau observé dans les mémoires, où les fautes transitoires sont plus facilement traitées. Historiquement, les techniques de tolérance aux pannes étaient destinées aux circuits de mission critique, à cause des surcoûts matériels, de performance et de consommation d'énergie associés à son application. Son utilisation dans les circuits logiques non critiques dépendra directement de son rapport coût/bénéfice, ce qui n'est pas évident à déterminer, d'autant plus que l'occurrence de multiples fautes simultanées deviendra une réalité. L'estimation de la fiabilité des circuits logiques pendant les étapes initiales de projet est un pas fondamental pour la conception des circuits nanométriques. La réduction prévue pour la fiabilité des composants intégrés obligera les concepteurs à l'implémentation des méthodes de durcissement des circuits, mais avec un surcoût très limité. Pour permettre l'application de ces méthodes d'une façon adaptée aux contraintes de projet, l'estimation de la fiabilité doit être intégrée dans le flot de conception. Plusieurs méthodes ont été proposées dans la littérature pour l'estimation de la fiabilité, mais étant donnée la complexité de l'analyse, chaque méthode a des limitations d'application, comme la restriction à une seule faute, la restriction à une seule sortie, la restriction à un seul chemin logique ou la restriction à un sous-ensemble des entrées. Le présent travail a proposé deux méthodes d'estimation de la fiabilité "flexifles" dans le sens où elles permettent de jouer sur un compromis rapidité et précision. Cette flexibilité peut être utilisée de façon complémentaire tout au long de la conception. Ces méthodes prennent en compte l'occurrence de fautes multiples et sont alors adéquates pour l'étude des circuits nanométriques, plus susceptibles à ce type d'événement.

Les mécanismes de détection et de recouvrement d'erreur doivent être soigneusement sélectionnés pour les applications embarquées automobiles, principalement à cause de ressources limitées et de contraintes économiques. Cependant, des exigences de sûreté importantes, aggravées par la complexité croissante du logiciel, motive l'industrie automobile à chercher des solutions techniques pour améliorer la robustesse à l'exécution. Le défi est de concevoir une solution de tolérance aux fautes portable, flexible, à forte contraintes économique, en examinant différemment les techniques classiques de redondance et de diversification. Le principe directeur est de contrôler rigoureusement quelle information et quand elle est essentielle à récupérer; quelle instrumentation est nécessaire pour réaliser de la tolérance aux fautes et où il faut la placer dans le programme. La thèse propose une approche pour développer un logiciel de défense, tel un composant externe configurable, reposant sur l'observabilité et la contrôlabilité de mécanismes fournis par un standard d'architecture logicielle automobile émergent AUTOSAR. / Due to limited resources and stringent economical constraints in the automotive industry, error detection and recovery mechanisms of embedded systems are carefully selected. However, critical safety requirements and increasing software complexity motivate car makers to look for technical solutions to improve online software robustness. The challenge is to design a portable, customizable, and lowcost solution for fault tolerance by using differently classical techniques, such as redundancy and diversification. The main principle is to control rigorously which information and when it is necessary to get it; which instrumentation is necessary to perform fault tolerance and where to add this instrumentation in the source code. An approach to develop a defense software is proposed. The defense software is designed as an external customizable component, relying on control and observability mechanisms provided by an emergent standard for automotive software architecture AUTOSAR.

Dans un réseau constitué de plusieurs milliers d'ordinateurs, l'apparition de fautes est inévitable. Etre capable de tester le comportement d'un programme distribué dans un environnement où l'on peut contrôler les fautes (comme le crash d'un processus) est une fonctionnalité importante pour le déploiement de programmes fiables.....

Dans cette thèse, nous proposons une nouvelle approche pour la conception d'un processeur tolérant aux fautes. Celle-ci répond à plusieurs objectifs dont celui d'obtenir un niveau de protection élevé contre les erreurs transitoires et un compromis raisonnable entre performances temporelles et coût en surface. Le processeur résultant sera utilisé ultérieurement comme élément constitutif d'un système multiprocesseur sur puce (MPSoC) tolérant aux fautes. Les concepts mis en œuvre pour la tolérance aux fautes reposent sur l'emploi de techniques de détection concurrente d'erreurs et de recouvrement par réexécution. Les éléments centraux de la nouvelle architecture sont, un cœur de processeur à pile de données de type MISC (Minimal Instruction Set Computer) capable d'auto-détection d'erreurs, et un mécanisme matériel de journalisation chargé d'empêcher la propagation d'erreurs vers la mémoire centrale (supposée sûre) et de limiter l'impact du mécanisme de recouvrement sur les performances temporelles. L'approche méthodologique mise en œuvre repose sur la modélisation et la simulation selon différents modes et niveaux d'abstraction, le développement d'outils logiciels dédiées, et le prototypage sur des technologies FPGA. Les résultats, obtenus sans recherche d'optimisation poussée, montrent clairement la pertinence de l'approche proposée, en offrant un bon compromis entre protection et performances. En effet, comme le montrent les multiples campagnes d'injection d'erreurs, le niveau de tolérance au fautes est élevé avec 100% des erreurs simples détectées et recouvrées et environ 60% et 78% des erreurs doubles et triples. Le taux recouvrement reste raisonnable pour des erreurs à multiplicité plus élevée, étant encore de 36% pour des erreurs de multiplicité 8 / In this thesis, we propose a new approach to designing a fault tolerant processor. The methodology is addressing several goals including high level of protection against transient faults along with reasonable performance and area overhead trade-offs. The resulting fault-tolerant processor will be used as a building block in a fault tolerant MPSoC (Multi-Processor System-on-Chip) architecture. The concepts being used to achieve fault tolerance are based on concurrent detection and rollback error recovery techniques. The core elements in this architecture are a stack processor core from the MISC (Minimal Instruction Set Computer) class and a hardware journal in charge of preventing error propagation to the main memory (supposedly dependable) and limiting the impact of the rollback mechanism on time performance. The design methodology relies on modeling at different abstraction levels and simulating modes, developing dedicated software tools, and prototyping on FPGA technology. The results, obtained without seeking a thorough optimization, show clearly the relevance of the proposed approach, offering a good compromise in terms of protection and performance. Indeed, fault tolerance, as revealed by several error injection campaigns, prove to be high with 100% of errors being detected and recovered for single bit error patterns, and about 60% and 78% for double and triple bit error patterns, respectively. Furthermore, recovery rate is still acceptable for larger error patterns, with yet a recovery rate of 36%on 8 bit error patterns

Le succès des intergiciels dans le cadre du développement de systèmes d'information ``généralistes'' comme les applications Web, encourage leur utilisation pour le développement d'autres applications plus spécifiques et plus exigentes en qualité de service , comme les applications temps réel ou même certaines applications critiques. Nous partons d'une architecture intergicielle dite schizophrène ayant des propriétés de généricité et de configuration. Cette architecture est renforcée pour supporter deux catégories de services pour la tolérance aux fautes et le consensus. La conservation des propriétés de l'architecture de base ainsi que le respect des contraintes posées par les applications critiques et sûres de fonctionnement sont les principaux objectifs de nos propositions. Les principes et les propriétés de l'architecture schizophrène sont détaillés. Ensuite, nous menons des études approfondies de la théorie de la tolérance aux fautes et du consensus ainsi que de la norme FT CORBA. Ces études nous permettent de généraliser les différents concepts et d'isoler les différentes abstractions utiles afin de proposer deux architectures pour un service de tolérance aux fautes compatible avec la norme FT CORBA et pour un service générique de consensus. Nous montrons que la conception de ces services maximise leur configurabilité. Après les propositions d'architectures, nous décrivons la réalisation effective de ces deux services. Nous nous basons sur PolyORB, un integriciel développé à l'ENST. Des scénarios de test et des mesures de performances complètent notre étude et valident nos propositions.

Bien que le calcul quantique topologique soit tolérant aux fautes de manière intrinsèque à température nulle, cette protection topologique est perdue à toute température plus élevée. L'utilisation de méthodes servant à contrecarrer les effets délétères des excitations thermiques sera donc nécessaire pour construire un ordinateur quantique basé sur ces principes. Dans cette thèse, nous développons des outils de simulation numérique permettant l'analyse de systèmes donnant lieu à des anyons d’Ising. Nous présentons également une méthode de correction d'erreur pouvant être appliquée pour tout modèle anyonique non cyclique, abélien ou non. Cette procédure est fondée sur les travaux de Gács et de Harrington et est basée sur l'utilisation d'automates cellulaires. Une analyse détaillée démontre l'existence d'un taux de création d'excitations critique en deçà duquel l'information peut être protégée. Des simulations numériques permettent d’estimer ce dernier entre $10^{-4}$ et $10^{-3}$.

Les architectures logicielles de contrôles sont le centre névralgique des robots. Malheureusement les robots et leurs architectures souffrent de nombreuses imperfections qui perturbent et/ou compromettent la réalisation des missions qui leurs sont affectés. Nous proposons donc une méthodologie de conception d'architecture de contrôle adaptative pour la mise en œuvre de la tolérance aux fautes.La première partie de ce manuscrit propose un état de l'art de la sureté de fonctionnement, d'abord générique avant d'être spécifié au contexte des architectures de contrôle. La seconde partie nous permet de détailler la méthodologie proposée permettant d'identifier les fautes potentielles d'un robot et d'y répondre à l'aide des moyens de tolérance aux fautes. La troisième partie présente le contexte expérimental et applicatif dans lequel la méthodologie proposée sera mise en œuvre et qui constitue la quatrième partie de ce manuscrit. Une expérimentation spécifique mettant en lumière les aspects de la méthodologie est détaillée dans la dernière partie. / The software control architectures are the decisional center of robots. Unfortunately, the robots and their architectures suffer from numerous flaws that disrupt and / or compromise the achievement of missions they are assigned. We therefore propose a methodology for designing adaptive control architecture for the implementation of fault tolerance.The first part of this thesis proposes a state of the art of dependability, at first in a generic way before being specified in the context of control architectures. The second part allows us to detail the proposed methodology to identify potential errors of a robot and respond using the means of fault tolerance. The third part presents the experimental context and application in which the proposed methodology will be implemented and described in the fourth part of this manuscript. An experiment highlighting specific aspects of the methodology is detailed in the last part.

L'évolution de la technologie CMOS consiste à la miniaturisation continue de la taille des transistors. Cela permet la réalisation de circuits et systèmes intégrés de plus en plus complexes et plus performants, tout en réduisant leur consommation énergétique, ainsi que leurs coûts de fabrication. Cependant, chaque nouveau noeud technologique CMOS doit faire face aux problèmes de fiabilité, dues aux densités de fautes et d'erreurs croissantes. Par conséquence, les techniques de tolérance aux fautes, qui utilisent des ressources redondantes pour garantir un fonctionnement correct malgré la présence des fautes, sont devenus indispensables dans la conception numérique. Ce thèse étudie une nouvelle architecture hybride tolérante aux fautes pour améliorer la robustesse des circuits et systèmes numériques. Elle s'adresse à tous les types d'erreur dans la partie combinatoire des circuits, c'est-à-dire des erreurs permanentes (« hard errors »), des erreurs transitoires (« SETs ») et des comportements temporels fautifs (« timing errors »). L'architecture proposée combine la redondance de l'information (pour la détection d'erreur), la redondance de temps (pour la correction des erreurs transitoires) et la redondance matérielle (pour la correction des erreurs permanentes). Elle permet de réduire considérablement la consommation d'énergie, tout en ayant une surface de silicium similaire comparée aux solutions existantes. En outre, elle peut également être utilisée dans d'autres applications, telles que pour traiter des problèmes de vieillissement, pour tolérer des fautes dans les architectures pipelines, et pour être combiné avec des systèmes avancés de protection des erreurs transitoires dans la partie séquentielle des circuits logiques (« SEUs »). / Evolution of CMOS technology consists in continuous downscaling of transistor features sizes, which allows the production of smaller and cheaper integrated circuits with higher performance and lower power consumption. However, each new CMOS technology node is facing reliability problems due to increasing rate of faults and errors. Consequently, fault-tolerance techniques, which employ redundant resources to guarantee correct operations of digital circuits and systems despite the presence of faults, have become essential in digital design. This thesis studies a novel hybrid fault-tolerant architecture for robustness improvement of digital circuits and systems. It targets all kinds of error in combinational part of logic circuits, i.e. hard, SETs and timing errors. Combining information redundancy for error detection, timing redundancy for transient error correction and hardware redundancy for permanent error corrections, the proposed architecture allows significant power consumption saving, while having similar silicon area compared to existing solutions. Furthermore, it can also be used in other applications, such as dealing with aging phenomenon, tolerating faults in pipeline architecture, and being combined with advanced SEUs protection scheme for sequential parts of logic circuits.

La programmation orientée aspects (POA) sépare les différentes préoccupations composant un système informatique pour améliorer la modularité. La POA offre de nombreux bénéfices puisqu'elle permet de séparer le code fonctionnel du code non-fonctionnel améliorant ainsi leur réutilisation et la configurabilitè des systèmes informatiques. La configurabilité est un élément essentiel pour assurer la résilience des systèmes informatiques, puisqu’elle permet de modifier les mécanismes de sûreté de fonctionnement. Cependant le paradigme de programmation orientée aspect introduit de nouveaux défis pour le test. Dans les systèmes de grande taille où plusieurs préoccupations non fonctionnelles cohabitent, une implémentation à l'aide d'aspects de ces préoccupations peut être problématique. Partageant le même flot de données et le même flot de contrôle les aspects implémentant les différentes préoccupations peuvent écrire dans des variables lues par d'autres aspects ou interrompre le flot de contrôle commun aux différents aspects empêchant ainsi l'exécution de certains d'entre eux. Dans cette thèse nous nous intéressons plus spécifiquement aux interférences entre aspects dans le cadre du développement de mécanismes de tolérance aux fautes implémentés sous forme d’aspects. Ces interférences sont dues à une absence de déclaration de précédence entre les aspects ou à une déclaration de précédence erronée. Afin de mieux maîtriser l’assemblage des différents aspects composant un mécanisme de tolérance aux fautes, nous avons développé une méthode alliant l'évitement à la détection des interférences au niveau du code. Le but de l'évitement est d'empêcher l'introduction d'interférences en imposant une déclaration de précédence entre les aspects lors de l'intégration des aspects. La détection permet d'exhiber lors du test les erreurs introduites dans la déclaration des précédences. Ces deux facettes de notre approche sont réalisées grâce à l’utilisation d’une extension d'AspectJ appelée AIRIA. Les constructions d'AIRIA permettent l’instrumentation et donc la détection des interférences entre aspects, avec des facilités de compilation permettant de mettre en œuvre l’évitement d’interférences. Notre approche est outillée et vise à limiter le temps de déboguage : le testeur peut se concentrer directement sur les points où une interférence se produit. Nous illustrons notre approche sur une étude de cas: un protocole de réplication duplex. Dans ce contexte le protocole est implémenté en utilisant des aspects à grain fin permettant ainsi une meilleure configurabilité de la politique de réplication. Nous montrons que l'assemblage de ces aspects à grain fin donne lieu à des interférences de flot de données et flot de contrôle qui sont détectées par notre approche d'instrumentation. Nous définissons un ensemble d'aspects interférant pour l'exemple, et nous montrons comment notre approche permet la détection d'interférences. / Aspect-oriented programming (AOP) separates the different concerns of a computer software system to improve modularity. AOP offers many benefits since it allows separating the functional code from the non-functional code, thus improving reuse and configurability of computer systems. Configurability is essential to ensure the resilience of computer systems, since it allows modifying the dependability mechanisms. However, the paradigm of aspectoriented programming introduces new challenges regarding testing. In large systems where multiple non-functional concerns coexist, an AOP implementation of these concerns can be problematic. Sharing the same data flow and the same control flow, aspects implementing different concerns can write into variables read by other aspects, or interrupt the control flow involving various aspects, and thus preventing the execution of some aspects in the chain. In this work we focus more specifically on interference between aspects implementing fault tolerance mechanisms. This interference is due to a lack of declaration of fine-grain precedence between aspects or an incorrect precedence declaration. To better control the assembly of the various aspects composing fault tolerance mechanisms, we have developed a method combining avoidance of interferences with runtime detection interferences at code level. The purpose of avoidance is to prevent the introduction of interference by requiring a statement of precedence between aspects during the aspects integration. Detection allows exhibiting during the test, errors introduced in the precedence statement. These two aspects of our approach are performed through the use of an extension called AspectJ AIRIA. AIRIA ‘s constructs allow instrumentation and therefore the detection of interference between aspects, with facilities compilation to implement the interference avoidance. Our approach is designed and equipped to limit the debugging time : the tester can focus directly on the points where an interference occurs. Finaly, we illustrate our approach on a case study : a duplex replication protocol. In this context, the protocol is implemented using fine grained aspects allowing a better configurability of the replication policy.We show that the assembly of these fine-grained aspects gives rise to interference data flow and control flow that are detected by our instrumentation approach. We define a set of interfering aspects in this example, and show how our approach allows the detection of interferences.

L'augmentation rapide de la demande en bande passante dans les réseaux de télécommunication d'aujourd'hui a provoqué une augmentation correspondante de l'utilisation de technologies basées dans les réseaux optiques de type WDM. Ceci étant, la recherche a identifié une limite forte dans la capacité de croissance de ces infrastructures, du point de la vitesse de transmission, limite qui sera atteinte bientôt. Cette situation conduit à des efforts de recherche pour faire évoluer les architectures courantes vers de nouvelles solutions capables d'absorber cette croissance dans la demande. Par exemple, les réseaux d'aujourd'hui sont opérés de façon statique. Ceci est inefficace dans l'utilisation des ressources, et la nécessité d'améliorer cet état de fait est reconnue par la recherche ainsi que par l'industrie. Plusieurs solutions ont été proposées pour passer à des modes de fonctionnement dynamiques, mais les diminutions des coûts qu'ont été obtenues n'ont pas encore convaincu les industriels. Cette thèse fait une nouvelle proposition de cette nature, qui inclut une nouvelle et très rapide méthodologie pour évaluer la probabilité de blocage dans ce type de système, qui est le cœur de notre procédure de conception. Le travail réalisé a conduit à la découverte de solutions pour l'ensemble des problèmes principaux d'une architecture de transmission optique. Il s'agit de décider chemins à utiliser par chaque utilisateur et la longueur d'onde (Wavelength Assignment Problem). Ensuite, il faut choisir le nombre total de longueurs d'onde qui sera nécessaire (Wavelength Dimensioning Problem). Enfin, il faut proposer les procédures à suivre en cas de défaillance d'un ou de plusieurs liens du réseau (Fault Tolerance Problem). La thèse propose une solution globale à cet ensemble de problèmes, et montre que les gains que l'on peut espérer dans l'opération de ces réseaux sont significativement plus importants qu'avec les autres propositions existantes. / The rapid increase in demand for bandwidth from existing networks has caused a growth in the use of technologies based on WDM optical networks. Nevertheless, this decade researchers have recognized a “Capacity Crunch” on optical networks, i.e. transmission capacity limit on optical fiber is close to be reached in the near future. This situation claims to evolve the current WDM optical networks architectures. For example, optical networks are operated statically. This operation is inefficient in the usage of network resources. To solve this problem Dynamic optical networks solve this inefficiences, but it has not been implemented since network cost savings are not enough to convince enterprises. The design of dynamic optical networks decomposes into different tasks, where the engineers must organize the way the main system's resources are used. All of these tasks, have to guarantee certain level of quality of service pre-established on the Service Level Agreement. Then, we propose a new fast and accurate analytical method to evaluate the blocking probability in these systems. This evaluation allows network designers to quickly solve higher order problems. More specifically, network operators face the challenge of solving: which wavelength is going to be used by each user (known as Wavelength Assignment), the number of wavelengths needed on each network link (called as Wavelength Dimensioning), the set of paths enabling each network user to transmit (known as Routing) and how to deal with link failures when the network is operating (called as Fault Tolerance capacity). This thesis proposes a joint solution to these problems, and it may provide sufficient network cost savings to foster telecommunications companies to migrate from the current static operation to a dynamic one.