L'architecture massivement parallèle étudiée dans cette thèse tente d'associer un fonctionnement de type mimd a des unités de calcul de petite taille, contrairement a ce qui se fait traditionnellement, afin de rendre possible la réalisation de machines de très grande échelle. Elle se situe dans la continuité des machines de type réseau cellulaire étudiées au sein du groupe circuits du LGI (asynchrones, topologie en grille 2d, communication par passage de message) mais dans une optique non dédiée. Cette vocation généraliste pose le probleme du dimensionnement relatif des éléments (processeur, routeur, mémoire) qui doit concilier économie et fonctionnalité. A la lumière d'une approche expérimentale par simulations, le mécanisme de transfert de message parallèle utilise jusqu'alors apparait comme surdimensionne et trop exigeant d'un point de vue connectique. Des solutions plus réalistes (wormhole multiplexe, bus intra-chip) sont présentées et montrées comme suffisamment puissantes. L'étude d'un certain nombre de programmes d'exemples a permis d'une part d'améliorer de façon significative le jeu d'instructions et de valider un ensemble de primitives de communication simples, d'autre part de montrer que l'implémentation d'algorithmes de natures très variées était possible

Le convertisseur analogique-numérique fondé sur le principe de modulation SD est capable de fournir une très haute résolution. Bien qu'il nécessite un suréchantillonnage, il est peu sensible aux imperfections des composants. Le modulateur SD classique est donc très populaire pour les applications de bande étroite demandant une très haute résolution. Dans cette thèse, nous nous sommes intéressés à l'extension des applications du modulateur SD vers une bande passante plus large. Nous avons tout d'abord étudié l'architecture parallèle basant sur la modulation SD et proposé une nouvelle architecture basant sur la modulation SD passe-haut et l'entrelacement temporel permettant de réduire de façon significative le problème caractéristique du parallélisme, à savoir la disparité entre les canaux. Nous avons ensuite étudié le modulateur SD passe-haut et proposé une implémentation en technique des capacités commutées. Ce nouveau modulateur, contrairement au modulateur classique, est complètement immune au bruit de basse fréquence et peut être utilisé non seulement dans une architecture parallèle, mais aussi de façon autonome. Nous avons aussi modélisé la plupart de non-idéalités du modulateur en VHDL-AMS pour finalement arriver à une méthodologie de conception descendante qui permet de dériver les spécifications de tous les blocs du circuit à partir de performance visée pour le système complet. L'implémentation d'un modulateur SD passe-haut d'ordre 2 et un convertisseur SD passe-haut en combinant avec l'entrelacement temporel a été réalisée en technologie CMOS 0,35 mm. Enfin, notre travail nous a permis de démontrer non seulement l'avantage du modulateur SD passe-haut, mais aussi un perspective prometteur du modulateur SD parallèle pour les applications de très large bande.

Pour répondre à des besoins toujours croissants en puissance de calcul, on a vu se multiplier depuis quelques années les études concernant les architectures parallèles. Malgré la variété des solutions proposées il existe encore une classe d'applications difficiles a exécuter en parallèle. Nous proposons dans cette thèse une architecture massivement parallèle basée sur un réseau régulier de cellules, qui ont la particularité d'être totalement asynchrones et de pouvoir communiquer entre elles grâce a un mécanisme d'acheminement de messages. Chaque cellule comprend une partie de traitement composée d'un petit microprocesseur 8 bits et sa mémoire (donnée plus programme), et une partie routage permettant d'acheminer les messages. Notre second objectif consistait a imaginer puis développer une methode de programmation adaptée a la fois a notre nouvelle architecture et a la classe d'algorithmes visée. La solution étudiée consiste a placer un graphe data flow obtenu a partir du langage lustre sur notre réseau cellulaire. Un premier prototype de ce compilateur a été réalisé, il a permis d'étudier l'importance de paramètres comme la répartition de la charge de calcul entre les cellules ou l'enchainement de l'exécution de plusieurs nœuds du graphe places sur la même cellule

Depuis quelques années, l'intérêt pour les problèmes de grande complexité tels que le traitement du signal et de l'image, et la limitation de puissance due a la séquentialité des opérations des machines basées sur le modèle de Von Neumann, ont pousse les informaticiens a étudier un nouveau modèle de traitement caractérisé par l'exécution parallèle des opérations. Nous proposons dans cette thèse une architecture massivement parallèle basée sur un réseau régulier de cellules, qui ont la particularité d'être totalement asynchrones et de pouvoir communiquer entre elles grâce a un mécanisme d'acheminement de messages. Chaque cellule comprend une partie de traitement élémentaire réalisant les fonctions nécessitées par l'application et une partie routage permettant d'acheminer les messages. Nous avons valide cette architecture en développant une machine complète dédiée a la reconstruction d'images. Pour cette application particulière, chaque cellule traite une sous-image, et le réseau est utilise pour réaliser des opérations d'épandage et de projection, qui sont essentielles dans les principales méthodes de reconstruction. Les différents paramètres de la cellule sont définis en fonction des contraintes temporelles, de manière a obtenir d'excellentes performances et une bonne activité globale du réseau. L'interface dans un environnement hôte d'une telle machine a été étudiée. Nous avons réalisé un circuit intégré comprenant une cellule, afin de développer une maquette de démonstration

Le but principal de cette thèse est d'étudier et de réaliser un émulateur performant de machines parallèles dotées d'une mémoire virtuelle partagée distribuée. Cet émulateur doit permettre d'évaluer la charge induite par des machines de ce type sur le réseau d'interconnexion, afin d'en choisir la meilleure topologie. Pour cela, ce travail est divisé en deux parties. La première est constituée d'une étude de l'éventail des techniques pouvant être utilisées lors de la construction d'une hiérarchie de mémoires ou lors du maintien de la cohérence des données contenues dans cette hiérarchie. La seconde partie décrit le fonctionnement de l'émulateur. Pour que celui-ci soit performant, il faut qu'il puisse faire varier un nombre important de paramètres de la machine émulée et qu'il puisse utiliser un grand nombre d'applications de taille significative. Pour cela, nous utilisons une technique qui permet de réellement exécuter les instructions et de ne simuler que les envois de pages sur le réseau. Les paramètres de l'émulateur sont le nombre de processeurs, les caractéristiques du réseau (débit, latence), et le type de maintien de la cohérence utilisé (5 possibles). En ce qui concerne les applications, il est possible de faire varier la taille et pour certaines la répartition des données. L'émulateur construit s'exécute au-dessus d'un micro-noyau MACH et d'un serveur UNIX. Il exploite certaines fonctionnalités du micro-noyau MACH, en particulier les paginateurs externes.

L'axe conducteur de ce travail réside dans la maîtrise du positionnement relatif de deux solides. Pour positionner il faut mesurer. Dans ce travail, nous proposons une analyse conceptuelle des moyens de mesure existants. Certains permettent d'évaluer la position en suivant plusieurs coordonnées simultanément. Ainsi il est possible de "globaliser" l'acquisition. A partir de ce type de mesure, nous proposons des méthodes de dépouillement pour identifier les paramètres du modèle d'erreur, ainsi qu'un calcul de l'incertitude associée. Nous avons développé un principe de mesure permettant l'acquisition simultanée des 6 paramètres de position d'un solide, basé sur l'exploitation d'instruments de mesure de longueurs implantés suivant une architecture parallèle. La conception des instruments de mesure de longueurs a été déclinée sur plusieurs réalisations correspondant à des conditions de mise en oeuvre différentes. Nous sommes parvenus à obtenir une précision de ±3 μm sur une course de 600 mm.

Des méthodes de réduction de modèle sont utilisées pour diminuer le coût de calcul associé à des analyses paramétriques de structures qui requièrent un très grand nombre de simulations quasi-identiques. Parmi ces méthodes, l'hyperréduction de modèle est efficace pour attaquer les problèmes de mécanique non-linéaire. Une approche orientée objet de cette méthode dans le cadre d'un code éléments finis modulaire a été développée. L'architecture logicielle s'appuie sur un algorithme qui se déroule en deux étapes : une étape extit{offline} dans laquelle le modèle réduit est construit à partir d'états du système mécanique et une étape extit{online} de calcul réduit qui exploite le modèle réduit. La structure du code qui repose sur l'utilisation d'un élément réduit permet d'améliorer la performance, de simplifier la prise en main et de favoriser sa réutilisation dans les développements futurs de la méthode. En outre, la méthode d'hyperréduction est revisitée et améliorée : des bases réduites vectorielles et tensorielles sont mises en oeuvre pour traiter les champs de contraintes et de variables internes des calculs éléments finis non-linéaires. En particulier, l'accent est mis sur la prise en compte des conditions aux limites périodiques et des conditions de bord libre. Dans cette démarche, les conditions aux limites au bord du domaine réduit sont imposées dans l'équation de l'équilibre mécanique réduit. Des exemples d'inclusions élastiques fibre/matrice sont fournis ainsi qu'un calcul complet adaptatif non-linéaire sur plaque perforée. Pour prendre en compte les effets de la microstructure, les méthodes éléments finis au carré ($EF^{2}$) divisent le problème mécanique en deux échelles. A l'échelle microscopique, les équations de comportement sont intégrées sur le volume élémentaire représentatif (VER) sollicité en condition périodique. Le comportement de la structure macroscopique est déterminé par homogénéisation. Une méthode d'hyperréduction multidimensionnelle est appliquée au problème microscopique constitué de l'ensemble des volumes élémentaires représentatifs. On se sert d'un algorithme de Broyden-Fletcher-Goldfarb-Shanno (BFGS) pour mettre à jour les matrices tangentes macroscopiques en chaque point de Gauss. On parvient ainsi à diminuer le temps de calcul sur des modèles de faible dimension. Cependant, quand le nombre de degrés de liberté augmente, on démontre que l'hyperréduction de modèle multidimensionnelle ne parvient pas à réduire suffisamment les coûts de calcul. / Model Order Reduction (MOR) methods are used to cope with high computational costs typically involved in parametric analysis of structures requiring a huge number of almost similar simulations. Among them, a so-called hyperreduction method suitable for non-linear mechanical finite element (FE) problems is studied. An objected-oriented approach to deal with it in the framework of a FE software is carried out. The software design takes advantage of a two-level process : a so-called offline computation step in which the reduced model is set up based on collected snapshots of mechanical system states and an online high-speed reduced computation which runs the reduced model. The code design relying on a reduced element is expected to enhance performance, to give a clearer view over the process and to favour code reuse in subsequent developments of the method. Futhermore, the hyperreduction method is reviewed and is deeply improved : vector and tensor bases are introduced to deal with non-scalar fields which arise in non-linear mechanical FE problems and the mechanical balance is ensured in the extrapolation phase. A particular emphasis is placed on the treatment of free and periodic boundary conditions. In this approach, the boundary conditions at the edge of the reduced integration domain are enforced in the reduced balance equations. Numerical toy examples of elasticity fiber/matrix inclusions as well as a full adaptative non-linear simluation are provided to show the capabilities of the implementation. To take into account microstructural behaviors, FE2 methods consist in splitting the computation into two scales. At the micro scale the material constitutive equations are integrated over periodic RVEs. The behavior of the macro structure is carried out by a homogeneized process. A multidimensional hyperreduction method is applied to the massive micro problem composed of the set of the periodic RVEs. A BFGS algorithm is used to update the macro tangent matrices at each integration Gauss point. Some speed-ups are recorded for low dimensional models. However, as the number of degrees of freedom increases, the multidimensional hyperreduction method is proved to be far less efficient to cut computational costs down.

La conception de prototypes de systèmes de vision en temps réel embarqué est sujet à de multiples contraintes sévères et fortement contradictoires. Dans le cas de capteurs dits "intelligents", il est nécessaire de fournir une puissance de traitement suffisante pour exécuter les algorithmes à la cadence des capteurs d'images avec un dispositif de taille minimale et consommant peu d'énergie. La conception d'un système monopuce (ou SoC) et l'implantation d'algorithmes de plus en plus complexes pose problème si on veut l'associer avec une approche de prototypage rapide d'applications scientifiques. Afin de réduire de manière significative le temps et les différents coûts de conception, le procédé de conception est fortement automatisé. La conception matérielle est basée sur la dérivation d'un modèle d'architecture multiprocesseur générique de manière à répondre aux besoins de capacité de traitement et de communication spécifiques à l'application visée. Les principales étapes manuelles se réduisent au choix et au paramétrage des différents composants matériels synthétisables disponibles. La conception logicielle consiste en la parallélisation des algorithmes, qui est facilitée par l'homogénéité et la régularité de l'architecture de traitement parallèle et la possibilité d'employer des outils d'aide à la parallélisation. Avec l'approche de conception sont présentés les premiers éléments constitutifs qui permettent de la mettre en oeuvre.Ceux ci portent essentiellement sur les aspects de conception matérielle. L'approche proposée est illustrée par l'implantation d'un traitement de stabilisation temps réel vidéo sur technologie SoPC

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances

La conception de systèmes de traitement d'images parallèles mariant dans une même architecture, des microprocesseurs évolués et des opérateurs spécialisés est une tache délicate, du fait de la diversité des problèmes a prendre en compte. La présente étude identifie une certaine manière de réaliser et d'interfacer des opérateurs spécialisés a une unité centrale de type microprocesseur. Les deux orientations qui ont guide ce travail sont la recherche d'opérateurs spécialisés polyvalents et reconfigurables et leurs connexions a un bus système, et non a des bus video spécialisés. Ce travail de recherche propose une certaine architecture de circuits dédies au traitement d'images et deux propositions de réalisation de ces derniers sous la forme de circuits asic. Un de ces circuits a pu être réalisé dans le cadre de cette étude en utilisant des outils de type compilateurs de silicium. Ce travail s'intègre dans un projet plus vaste, dont le but est de développer un système pour le traitement d'image industriel, très performant, modulaire, base sur la parallélisation dans des structures de type mimd, d'une unité de traitement d'image élémentaire autonome composée d'un microprocesseur dote d'un coprocesseur parallèle adapte au traitement d'images