Il existe une voie nouvelle différente du schéma de calcul, par nature séquentiel de Von Neumann: celle du parallélisme massif. Nous proposons dans cette thèse une architecture régulière hautement parallèle basée sur un réseau de cellules asynchrones communiquant par messages. Chaque cellule exécute une tache simple et intégré un mécanisme de communication lui permettant d'échanger des informations avec n'importe quelle autre cellule du réseau. Cette architecture permet d'exécuter de manière efficace bon nombre d'algorithmes très parallèles. Nous avons étudié un accélérateur de simulation logique basé sur cette architecture cellulaire. Le principe est d'associer a chaque cellule du réseau un élément logique du circuit a simuler. Contrôlée par un système-hôte, la simulation se déroule en deux temps: initialisation des cellules du réseau puis exécution de l'algorithme reparti dans les cellules. Plusieurs algorithmes de simulation ainsi que différents modes de synchronisation sont présentés. La réalisation d'un circuit intégrant un réseau 2 x 2 et ses interfaces de communication est décrite. Enfin, une machine prototype de simulation logique basée sur ce circuit utilisant un ordinateur IBM PC/AT comme système-hôte est présenté

Thèse numérisée par la Direction des bibliothèques de l'Université de Montréal.

La prolifération des capteurs d'images dans de nombreux appareils électroniques, et l'évolution des capacités de traitements à proximité de ces capteurs ouvrent un champ d'exploration pour l'implantation et l'optimisation d'algorithmes complexes de traitement d'images afin de proposer des systèmes de vision artificielle embarquée. Ces travaux s'inscrivent dans la problématique dite d'adéquation algorithme-architecture (A3). Ils portent sur une classe d'algorithmes appelée réseau de neurones à convolutions (ConvNet) et ses applications en analyse de visages embarquée. La chaîne d'analyse de visages, introduite par Garcia et al., a été choisie d'une part pour ses performances en taux de détection/reconnaissance au niveau de l'état de l'art, et d'autre part pour son caractère homogène reposant sur des ConvNets. La première contribution de ces travaux porte sur une étude d'adéquation de cette chaîne d'analyse de visages aux processeurs embarqués. Nous proposons plusieurs adaptations algorithmiques des ConvNets, et montrons que celles-ci permettent d'obtenir des facteurs d'accélération importants (jusqu'à 700) sur un processeur embarqué pour mobile, sans dégradation des performances en taux de détection/reconnaissance. Nous présentons ensuite une étude des capacités de parallélisation des ConvNets, au travers des travaux de thèse de N. Farrugia. Une exploration "gros-grain" du parallélisme des ConvNets, suivie d'une étude de l'ordonnancement interne des processeurs élémentaires, conduisent à une architecture parallèle paramétrable, capable de détecter des visages à plus de 10 images VGA par seconde sur FPGA. Nous proposons enfin une extension de ces études à la phase d'apprentissage de ces réseaux de neurones. Nous étudions des restrictions de l'espace des hypothèses d'apprentissage, et montrons, sur un cas d'application, que les capacités d'apprentissage des ConvNets ne sont pas dégradées, et que le temps d'apprentissage peut être réduit jusqu'à un facteur cinq. / Proliferation of image sensors in many electronic devices, and increasing processing capabilities of such sensors, open a field of exploration for the implementation and optimization of complex image processing algorithms in order to provide embedded vision systems. This work is a contribution in the research domain of algorithm-architecture matching. It focuses on a class of algorithms called convolution neural network (ConvNet) and its applications in embedded facial analysis. The facial analysis framework, introduced by Garcia et al., was chosen for its state of the art performances in detection/recognition, and also for its homogeneity based on ConvNets. The first contribution of this work deals with an adequacy study of this facial analysis framework with embedded processors. We propose several algorithmic adaptations of ConvNets, and show that they can lead to significant speedup factors (up to 700) on an embedded processor for mobile phone, without performance degradation. We then present a study of ConvNets parallelization capabilities, through N. Farrugia's PhD work. A coarse-grain parallelism exploration of ConvNets, followed by study of internal scheduling of elementary processors, lead to a parameterized parallel architecture on FPGA, able to detect faces at more than 10 VGA frames per second. Finally, we propose an extension of these studies to the learning phase of neural networks. We analyze several hypothesis space restrictions for ConvNets, and show, on a case study, that classification rate performances are almost the same with a training time divided by up to five.

Cette thèse présente la conception d'un accélérateur matériel dédié à la simulation de circuits intégrés. Sur cet accélérateur sont développés un ensemble de logiciels constituant un environnement intégré de simulation. Nous y discutons tout d'abord des concepts de base de la modélisation des circuits intégrés, de la simulation logico-fonctionnelle, de la simulation de pannes, des langages de description du matériel, ainsi que des techniques d'accélération de la simulation de circuits intégrés. Nous présentons ensuite la structure générale de l'accélérateur. Il est basé sur une architecture parallèle : un réseau en anneau sur lequel sont disposées des unités de simulation, où chaque unité de simulation est composée de trois microprocesseurs exécutant trois tâches respectivement. l'ensemble des logiciels implémentés sur cet accélérateur est présenté. Le simulateur réalise ainsi la simulation multi-niveaux (porte logique, fonctionnel et interrupteur) et la simulation de pannes. Des outils de compilation permettent l'utilisation des langages de description du matériel pour modéliser les circuits intégrés de manière structurelle et fonctionnelle. Enfin, différentes stratégies de parallélisation de la simulation ainsi que plusieurs algorithmes de simulation adaptés aux différents niveaux d'abstraction sont étudiés

L'apparition de la télé-échographie à la fin des années 1990 a largement contribué à l'améliorationdes capacités de prise en charge des patients. Aujourd'hui, le laboratoire PRISME bénéficie d'unsavoir faire reconnu dans la conception de systèmes de télé-échographie robotisée. L'objectif deces travaux de thèse est d'apporter une contribution scientifique et technique au projet ANR-PROSIT,qui vise à la mise en oeuvre d'un robot de télé-échographie innovant. Une étude du geste du praticienen milieu clinique a été menée afin d'en déterminer les caractéristiques cinématiques. Réalisée àl'aide du système de capture de mouvement Vicon Nexus, cette analyse a contribué à l'établissementdes spécifications du futur robot. Sa structure mécanique a fait l'objet d'une attention particulière. Unearchitecture parallèle sphérique a été sélectionnée, étudiée puis optimisée via un algorithmegénétique en fonction des critères d'espace de travail, de dextérité et de compacité. L'architectureainsi obtenue est ensuite analysée sur des aspects de collisions et d'inaccessibilité. Pour le contrôlede ce robot, l'utilisation d'une interface haptique à l'aspect proche d'une sonde d'échographie estproposée. Dotée d'un système de retour d'effort et d'une centrale inertielle fiabilisée par un filtre deKalman adaptatif, cette nouvelle interface a été testée et validée par le système Vicon Nexus.

Suffisante pour exécuter les algorithmes à la cadence de ces capteurs d’images performants, tout en gardant une faible consommation d’énergie. Les systèmes monoprocesseur n’arrivent plus à satisfaire les exigences de ce domaine. Ainsi, grâce aux avancées technologiques et en s’appuyant sur de précédents travaux sur les machines parallèles, les systèmes multiprocesseurs sur puce (MPSoC) représentent une solution intéressante et prometteuse. Dans de précédents travaux à cette thèse, la cible technologique pour développer de tels systèmes était les FPGA. Or les résultats ont montré les limites de cette cible en terme de ressource matérielles et en terme de performance (vitesse notamment). Ce constat nous amène à changer de cible c’est-à-dire à passer sur cible ASIC nécessitant ainsi de retravailler profondément l’architecture et les IPs qui existaient autour de la méthode existante (appelée HNCP, pour Homogeneous Network of Communicating Processors). Afin de bénéficier de la performance offerte par la cible ASIC, les systèmes multiprocesseurs proposés s’appuient sur la flexibilité de son architecture. Combinés à des squelettes de parallélisation facilitant la programmabilité de l’architecture, les circuits proposés permettent d’offrir des systèmes supportant le portage en temps réels de différentes classes d’algorithme de traitement d’images. Le résultat de ce travail a abouti à la fabrication d’un circuit intégré à base d’un seul processeur et de ses périphériques en technologie ST CMOS 65nm dont la surface est d’environ 1 mm² et à la définition de 2 architectures multiprocesseurs flexibles basées sur le concept des squelettes de parallélisation (une architecture de 16 coeurs de processeur en technologie ST CMOS 65 nm et une deuxième architecture de 64 coeurs de processeur en technologie ST CMOS FD-SOI 28 nm). / Smart sensors today require processing components with sufficient power to run algorithms at the rate of these high-performance image sensors, while maintaining low power consumption. Monoprocessor systems are no longer able to meet the requirements of this field. Thus, thanks to technological advances and based on previous works on parallel computers, multiprocessor systems on chip (MPSoC) represent an interesting and promising solution. Previous works around this thesis have used FPGA as technological target. However, results have shown the limits of this target in terms of hardware resources and in terms of performance (speed in particular). This observation leads us to change the target from FPGA to ASIC. This migration requires deep rework at the architecture level. Particularly, existing IPs around the method (called HNCP for Homogeneous Network of Communicating Processors) have to be revisited. To take advantage of the performance offered by the ASIC target, proposed multiprocessor systems are based on the flexibility of its architecture. Combined with parallel skeletons that ease programmability of the architecture, the proposed circuits allow to offer systems that support various real-time image processing algorithms. This work has led to the fabrication of an integrated circuit based on a single processor and its peripheral using ST CMOS 65nm technology with an area around 1 mm². Moreover, two flexible multiprocessor architectures based on the concept of parallel skeletons have been proposed (a 16 cores 65 nm CMOS multiprocessors and a 64 cores 28 nm FD-SOI CMOS multiprocessors).

Les grilles de calculs sont des architectures distribuées couramment utilisées pour l'exécution de programmes scientifiques ou de simulation. Les programmeurs doivent ainsi acquérir de nouvelles compétences pour pouvoir tirer partie au mieux de toutes les ressources offertes. Ils doivent apprendre à écrire un code parallèle, et, éventuellement, à gérer une mémoire distribuée.L'ambition de cette thèse est de proposer une chaîne de compilation permettant de générer automatiquement un code parallèle distribué en tâches à partir d'un code séquentiel. Pour cela, le compilateur source-à-source PIPS est utilisé. Notre approche a deux atouts majeurs : 1) une succession de transformations simples et modulaires est appliquée, permettant à l'utilisateur de comprendre les différentes transformations appliquées, de les modifier, de les réutiliser dans d'autres contextes, et d'en ajouter de nouvelles; 2) une preuve de correction de chacune des transformations est donnée, permettant de garantir que le code généré est équivalent au code initial.Cette génération automatique de code parallèle distribué de tâches offre également une interface de programmation simple pour les utilisateurs. Une version parallèle du code est automatiquement générée à partir d'un code séquentiel annoté.Les expériences effectuées sur deux machines parallèles, sur des noyaux de Polybench, montrent une accélération moyenne linéaire voire super-linéaire sur des exemples de petites tailles et une accélération moyenne égale à la moitié du nombre de processus sur des exemples de grandes tailles. / Scientific and simulation programs often use clusters for their execution. Programmers need new programming skills to fully take advantage of all the available resources. They have to learn how to write parallel codes, and how to manage the potentially distributed memory.This thesis aims at generating automatically a distributed parallel code for task parallelisation from a sequential code. A source-to-source compiler, PIPS, is used to achieve this goal. Our approach has two main advantages: 1) a chain of simple and modular transformations to apply, thus visible and intelligible by the users, editable and reusable, and that make new optimisations possible; 2) a proof of correctness of the parallelisation process is made, allowing to insure that the generated code is correct and has the same result as the sequential one.This automatic generation of distributed-task program for distributed-memory machines provide a simple programming interface for the users to write a task oriented code. A parallel code can thus automatically be generated with our compilation process.The experimental results obtained on two parallel machines, using Polybench kernels, show a linear to super-linear average speedup on small data sizes. For large ones, average speedup is equal to half the number of processes.

L’apparition de la télé-échographie à la fin des années 1990 a largement contribué à l’améliorationdes capacités de prise en charge des patients. Aujourd’hui, le laboratoire PRISME bénéficie d’unsavoir faire reconnu dans la conception de systèmes de télé-échographie robotisée. L’objectif deces travaux de thèse est d’apporter une contribution scientifique et technique au projet ANR-PROSIT,qui vise à la mise en oeuvre d’un robot de télé-échographie innovant. Une étude du geste du praticienen milieu clinique a été menée afin d’en déterminer les caractéristiques cinématiques. Réalisée àl’aide du système de capture de mouvement Vicon Nexus, cette analyse a contribué à l’établissementdes spécifications du futur robot. Sa structure mécanique a fait l’objet d’une attention particulière. Unearchitecture parallèle sphérique a été sélectionnée, étudiée puis optimisée via un algorithmegénétique en fonction des critères d’espace de travail, de dextérité et de compacité. L’architectureainsi obtenue est ensuite analysée sur des aspects de collisions et d’inaccessibilité. Pour le contrôlede ce robot, l’utilisation d’une interface haptique à l’aspect proche d’une sonde d’échographie estproposée. Dotée d’un système de retour d’effort et d’une centrale inertielle fiabilisée par un filtre deKalman adaptatif, cette nouvelle interface a été testée et validée par le système Vicon Nexus. / Since the end of the nineties, the tele-echography has been contributing to improve the taking carecapacities of patients. Today, the PRISME laboratory has a recognized expertise in the design ofrobotic tele-echography systems. The objective of this thesis is to provide scientific and technicalsupport to the ANR-PROSIT project. It aims to design of an innovative tele-echography robot. Anexpert gesture study has been carried out in clinical environment to determine its kinematiccharacteristics. It has been performed using the motion capture system Vicon Nexus and itcontributed to establish the specifications of the future robot. The mechanic structure of this robot hasbeen minutely taken in consideration. The spherical parallel mechanism has been selected, studiedand optimized using a genetic algorithm with respect of criterion such as workspace, dexterity andcompacity. The resulted architecture is then analyzed regarding collisions and inaccessibilityaspects. To control this robot, the use of a haptic device with the same shape of an ultrasound probeis proposed. It provides force feedback and it is instrumented with an inertial measurement unit,processed by an adaptative Kalman filter. This new interface has been tested and validated by ViconNexus system.