Ce mémoire présente la technique employée pour réaliser la simulation en VHDL d'une architecture d'estimateur de canaux pour récepteur à traitement spatiotemporel. Par l'utilisation de réseaux systoliques adaptés pour une future implantation matérielle FPGA, il est possible de démontrer qu'on peut utiliser l'estimation par corrélation et l'estimation par la minimisation de l'erreur quadratique moyenne pour estimer les canaux à la réception d'un système de communication sans fil. Avant tout, une brève revue scientifique sur les systèmes de communication sans-fil est effectué et les deux méthodes d'estimation sont analysées avec Matlab afin de démontrer qu'elles peuvent combattre les distorsions et les évanouissements subis par le signal lors de la transmission. Par la suite, il est proposé d'associer l'utilisation de l'architecture des réseaux systoliques avec les multiplications matricielles. Finalement, deux de ces architectures systoliques sont implantées et utilisées pour la réalisation en VHDL des deux méthodes d'estimation des canaux.

La validation fonctionnelle d'un système matériel consiste a vérifier le système vis-a-vis de son fonctionnement attendu. Il existe deux façons de spécifier ce fonctionnement attendu. D'une part, la spécification peut être donnée sous forme d'une description fonctionnelle complète. D'autre part, l'expression de cette spécification peut être donnée sous forme d'un ensemble de propriétés temporelles critiques. Ces deux façons de spécifier les systèmes matériels ont donne lieu a deux problèmes de vérification. Notre domaine d'étude concerne les systèmes matériels numériques séquentiels synchrones. Le travail présente dans ce document développe une approche de vérification unifiée, fondée sur le modèle de machines d'états finis, pour résoudre les deux problèmes de vérification sur ces systèmes. Dans cette approche, tout probleme de vérification se ramène a définir une machine d'états finis sur laquelle la vérification sera réalisée. L'application du langage lustre et de l'outil de vérification Lesar associe a été étudiée dans le but de valider cette approche. Dans cette application, la resolution des deux problèmes de vérification se ramène a définir un programme lustre ayant une seule sortie. La vérification consiste a vérifier que cette sortie est la constante booléenne 1. Cette vérification est réalisée automatiquement par l'outil de vérification Lesar

Cette thèse présente la conception d'un accélérateur matériel dédié à la simulation de circuits intégrés. Sur cet accélérateur sont développés un ensemble de logiciels constituant un environnement intégré de simulation. Nous y discutons tout d'abord des concepts de base de la modélisation des circuits intégrés, de la simulation logico-fonctionnelle, de la simulation de pannes, des langages de description du matériel, ainsi que des techniques d'accélération de la simulation de circuits intégrés. Nous présentons ensuite la structure générale de l'accélérateur. Il est basé sur une architecture parallèle : un réseau en anneau sur lequel sont disposées des unités de simulation, où chaque unité de simulation est composée de trois microprocesseurs exécutant trois tâches respectivement. l'ensemble des logiciels implémentés sur cet accélérateur est présenté. Le simulateur réalise ainsi la simulation multi-niveaux (porte logique, fonctionnel et interrupteur) et la simulation de pannes. Des outils de compilation permettent l'utilisation des langages de description du matériel pour modéliser les circuits intégrés de manière structurelle et fonctionnelle. Enfin, différentes stratégies de parallélisation de la simulation ainsi que plusieurs algorithmes de simulation adaptés aux différents niveaux d'abstraction sont étudiés

Cette thèse discute dans un premier temps des propriétés et des concepts des langages de description du matériel HDL. Ensuite, le langage FIDEL pour la description (fonctionnelle, structurelle) et la simulation de circuits intégrés VLSI est présenté, en insistant sur les différentes caractéristiques de ce langage qui sont adaptées à une simulation hiérarchique et multi-niveaux. Deux outils de simulation, logico-fonctionnelle et electrico-fonctionnelle, sont présentés. Ces deux outils présentent une avancée dans le domaine de la simulation dans le but de garder la précision tout en diminuant le cout de simulation des circuits VLSI. Une évaluation des différents langages de description selon leurs domaines d'application et propriétés est présentée. Au vu de cette évaluation, FIDEL s'insère en bonne place, tant au niveau des concepts que de l'utilisation pratique