MSc, PU vir CHO, 1993

MSc, PU vir CHO, 1993

Este trabalho tem como objetivo a especificação de um conjunto de módulos de circuito, capazes de executar as funções de multiplexação relativas Hierarquia Digital E1, do ITU-T. A fim de alcançar o objetivo proposto, são realizadas consultas as normas nacionais (Praticas Telebrás) e internacionais (ITU-T) e estudos bibliográficos acerca do projeto e implementação dos circuitos executores das funções de multiplexação E1. Após a fase inicial de especificação e projeto dos módulos de circuito, os mesmos foram submetidos a intensa rotina de simulações, a fim de validar as arquiteturas propostas. Os módulos de circuito projetados são apresentados e descritos. Os resultados das simulações desenvolvidas são mostrados e comentados. Os módulos poderão ser empregados na produção de um chip-set de circuitos integrados para implementação de equipamentos multiplexadores E1. / The aim of this work is the specification of a set of circuit modules, capable to perform the multiplexing functions related to the ITU-T's E1 Digital Hierarchy. In order to reach the proposed objective, the national (Telebris Practices) and international (ITU-7) standards are consulted, as well as bibliographical references for the design and implementation of E1 multiplexing functions performing circuits. After the initial step of specification and design of the circuit modules, they are submitted to an intensive simulation routine, in order to validate the proposed architectures. The designed circuit modules are presented and described. The simulation results are shown and discussed. These modules may be used in the production of an integrated circuits chip-set, for implementation of El multiplexing equipments.

Este trabalho tem como objetivo a especificação de um conjunto de módulos de circuito, capazes de executar as funções de multiplexação relativas Hierarquia Digital E1, do ITU-T. A fim de alcançar o objetivo proposto, são realizadas consultas as normas nacionais (Praticas Telebrás) e internacionais (ITU-T) e estudos bibliográficos acerca do projeto e implementação dos circuitos executores das funções de multiplexação E1. Após a fase inicial de especificação e projeto dos módulos de circuito, os mesmos foram submetidos a intensa rotina de simulações, a fim de validar as arquiteturas propostas. Os módulos de circuito projetados são apresentados e descritos. Os resultados das simulações desenvolvidas são mostrados e comentados. Os módulos poderão ser empregados na produção de um chip-set de circuitos integrados para implementação de equipamentos multiplexadores E1. / The aim of this work is the specification of a set of circuit modules, capable to perform the multiplexing functions related to the ITU-T's E1 Digital Hierarchy. In order to reach the proposed objective, the national (Telebris Practices) and international (ITU-7) standards are consulted, as well as bibliographical references for the design and implementation of E1 multiplexing functions performing circuits. After the initial step of specification and design of the circuit modules, they are submitted to an intensive simulation routine, in order to validate the proposed architectures. The designed circuit modules are presented and described. The simulation results are shown and discussed. These modules may be used in the production of an integrated circuits chip-set, for implementation of El multiplexing equipments.

Este trabalho tem como objetivo a especificação de um conjunto de módulos de circuito, capazes de executar as funções de multiplexação relativas Hierarquia Digital E1, do ITU-T. A fim de alcançar o objetivo proposto, são realizadas consultas as normas nacionais (Praticas Telebrás) e internacionais (ITU-T) e estudos bibliográficos acerca do projeto e implementação dos circuitos executores das funções de multiplexação E1. Após a fase inicial de especificação e projeto dos módulos de circuito, os mesmos foram submetidos a intensa rotina de simulações, a fim de validar as arquiteturas propostas. Os módulos de circuito projetados são apresentados e descritos. Os resultados das simulações desenvolvidas são mostrados e comentados. Os módulos poderão ser empregados na produção de um chip-set de circuitos integrados para implementação de equipamentos multiplexadores E1. / The aim of this work is the specification of a set of circuit modules, capable to perform the multiplexing functions related to the ITU-T's E1 Digital Hierarchy. In order to reach the proposed objective, the national (Telebris Practices) and international (ITU-7) standards are consulted, as well as bibliographical references for the design and implementation of E1 multiplexing functions performing circuits. After the initial step of specification and design of the circuit modules, they are submitted to an intensive simulation routine, in order to validate the proposed architectures. The designed circuit modules are presented and described. The simulation results are shown and discussed. These modules may be used in the production of an integrated circuits chip-set, for implementation of El multiplexing equipments.

Submitted by Renata Lopes (renatasil82@gmail.com) on 2016-05-17T12:37:21Z No. of bitstreams: 1 diogofernandes.pdf: 2723080 bytes, checksum: 27ac16e618618f1cb4c4dc6394956f80 (MD5) / Approved for entry into archive by Adriana Oliveira (adriana.oliveira@ufjf.edu.br) on 2016-06-28T14:08:15Z (GMT) No. of bitstreams: 1 diogofernandes.pdf: 2723080 bytes, checksum: 27ac16e618618f1cb4c4dc6394956f80 (MD5) / Made available in DSpace on 2016-06-28T14:08:15Z (GMT). No. of bitstreams: 1 diogofernandes.pdf: 2723080 bytes, checksum: 27ac16e618618f1cb4c4dc6394956f80 (MD5) Previous issue date: 2015-08-31 / CNPq - Conselho Nacional de Desenvolvimento Científico e Tecnológico / Este trabalho tem como objetivo apresentar técnicas com complexidade computacional reduzida para implementação em hardware do modulador de amplitude em quadratura M-ária (M-ary quadrature amplitude modulation - M-QAM) de elevada ordem, que pode ser viável para sistemas banda larga. As técnicas propostas abrangem as constelações M-QAM quadradas e cruzadas (número par e ímpar de bits), a regra de decisão abrupta (hard decison rule), derivação de constelações M-QAM de baixa ordem das de elevada ordem. A análise de desempenho em termos de taxa de bits errados (bit error rate - BER) é realizada quando os símbolos M-QAM são corrompidos por ruído Gaussiano branco aditivo (additive white Gaussian noise - AWGN) e ruído Gaussiano impulsivo aditivo (additive impulsive Gaussian noise - AIGN). Os resultados de desempenho da taxa de bits errados mostram que a perda de desempenho das técnicas propostas é, em média, inferior a 1 dB, o que é um resultado surpreendente. Além disso, a implementação das técnicas propostas em arranjo de portas programáveis em campo (field programmable gate array - FPGA) é descrita e analisada. Os resultados obtidos com as implementações em dispositivo FPGA mostram que as técnicas propostas podem reduzir consideravelmente a utilização de recursos de hardware se comparadas com as técnicas presentes na literatura. Uma melhoria notável em termos de redução da utilização de recursos de hardware é conseguida através da utilização da técnica de modulação M-QAM genérica em comparação com a técnica de regra de decisão heurística (heuristic decision rule - HDR) aprimorada e uma técnica previamente concebida, a tà c cnica HDR. Com base nas análises apresentadas, a técnica HDR aprimorada é menos complexa do que a técnica HDR. Finalmente, os resultados numéricos mostram que a técnica de modulação M-QAM genérica pode ser oito vezes mais rápida do que as outras duas técnicas apresentadas, quando um grande número de símbolos M-QAM (p. ex., > 1000) são transmitidos consecutivamente. / This work aims at introducing techniques with reduced computational complexity for hardware implementation of high order M-ary quadrature amplitude modulation (MQAM) which may be feasible for broadband communication systems. The proposed techniques cover both square and cross M-QAM constellations (even and odd number of bits), hard decision rule, derivation of low-order M-QAM constellations from high order ones. Performance analyses, in terms of bit error rate (BER) is carried out when the M-QAM symbols are corrupted by either additive white Gaussian noise (AWGN) or additive impulsive Gaussian noise (AIGN). The bit error rate performance results show that the performance loss of the proposed techniques is, on average, less than 1 dB, which is a remarkable result. Additionally, the implementation of the proposed techniques in field programmable gate array (FPGA) device is described and outlined. The results based on FPGA show that the proposed techniques can considerably reduce hardware resource utilization. A remarkable improvement in terms of hardware resource utilization reduction is achieved by using the generic M-QAM technique in comparison with the enhanced heuristic decision rule (HDR) technique and a previously designed technique, the HDR technique. Based on the analyses performed, the enhanced HDR technique is less complex than the HDR technique. Finally, the numerical results show that the generic M-QAM technique can be eight times faster than the other two techniques when a large number of M-QAM symbols (e.g., > 1000) are consecutively transmitted.