<p>Det här examensarbetet presenterar en evaluering av en <em>Klockkorrigerare av klockpulsbredd</em>. Den består främst av en korrigerare av klockpulsbredd (<em>Duty Cycle Corrector DCC</em>) och även en fördröjningslåst loop (<em>Delayed Locked Loop </em><em>DLL</em>). Det finns många olika korrigerare av klockpulsbredden designade förut, de två populäraste arkitekturerna då har varit enkel eller dubbel återkopplings loop. Den huvudsakliga skillnaden mellan dem är att enkel återkopplings loop använder sig av en öppen loop medan den dubbla varianten istället har en stängd loop. I det här projektet kommer en ny arkitektur att presenteras. Konceptet i den nya designen är att dela upp korrigeraren av klockpulsbredden i två delar, en korrigerare och en detektor. Detektorn får utsignalen från den fördröjningslåsta loopen som insignal och talar om för korrigeraren via två utsignaler ifall signalen behöver justeras. Detektorn är uppdelad i två likadana fördröjningselement, som båda är klockade av utsignalen och dess invers från den fördröjningslåsande loopen, fast i omvänd ordning. Det här gör det möjligt att avgöra om klockpulsbredden av signalen är över eller under 50 %. Om så är fallet kommer den att justeras av korrigeraren för att sedan skickas som insignal till den fördröjningslåsande loopen.</p><p>Abstraktionsnivån för det här projektet har varit systemnivå, detta för att kunna vara riktigt säker på att arkitekturen verkligen fungerar innan ett riktigt chip tillverkas. Tips på framtida projekt är att gå vidare till schemanivå för att slutligen göra en implementering och mätningar på ett riktigt chip av den här <em>Klockkorrigeraren av klockpulsbredd </em>när det är känt att idén fungerar.</p><p> </p>

Det här examensarbetet presenterar en evaluering av en Klockkorrigerare av klockpulsbredd. Den består främst av en korrigerare av klockpulsbredd (Duty Cycle Corrector DCC) och även en fördröjningslåst loop (Delayed Locked Loop DLL). Det finns många olika korrigerare av klockpulsbredden designade förut, de två populäraste arkitekturerna då har varit enkel eller dubbel återkopplings loop. Den huvudsakliga skillnaden mellan dem är att enkel återkopplings loop använder sig av en öppen loop medan den dubbla varianten istället har en stängd loop. I det här projektet kommer en ny arkitektur att presenteras. Konceptet i den nya designen är att dela upp korrigeraren av klockpulsbredden i två delar, en korrigerare och en detektor. Detektorn får utsignalen från den fördröjningslåsta loopen som insignal och talar om för korrigeraren via två utsignaler ifall signalen behöver justeras. Detektorn är uppdelad i två likadana fördröjningselement, som båda är klockade av utsignalen och dess invers från den fördröjningslåsande loopen, fast i omvänd ordning. Det här gör det möjligt att avgöra om klockpulsbredden av signalen är över eller under 50 %. Om så är fallet kommer den att justeras av korrigeraren för att sedan skickas som insignal till den fördröjningslåsande loopen. Abstraktionsnivån för det här projektet har varit systemnivå, detta för att kunna vara riktigt säker på att arkitekturen verkligen fungerar innan ett riktigt chip tillverkas. Tips på framtida projekt är att gå vidare till schemanivå för att slutligen göra en implementering och mätningar på ett riktigt chip av den här Klockkorrigeraren av klockpulsbredd när det är känt att idén fungerar.