Submitted by JOSIANE SANTOS DE OLIVEIRA (josianeso) on 2018-10-01T11:47:12Z No. of bitstreams: 1 Márcio Rafael Stracke_.pdf: 1667083 bytes, checksum: 7f8c37d9c5a822527980feaaec50278e (MD5) / Made available in DSpace on 2018-10-01T11:47:13Z (GMT). No. of bitstreams: 1 Márcio Rafael Stracke_.pdf: 1667083 bytes, checksum: 7f8c37d9c5a822527980feaaec50278e (MD5) Previous issue date: 2018-06-06 / HT Micron / Com o avanço da microeletrônica, cada vez mais surgem dispositivos eletrônicos portáteis. Isso traz diversos desafios à cadeia de semicondutores, desde o projeto, no desenvolvimento de circuitos integrados menores e mais eficientes até o encapsulamento, uma vez que os componentes tem ficado menores, mais finos e com um número maior de pinos de entrada e saída. Esses desafios estão presentes em todos os processos de fabricação de um chip e podemos citar a moldagem como um processo crítico em especial. A tecnologia de moldagem por transferência, que está consolidada e é a principal utilizada neste processo, necessita de cuidados especiais na otimização de seus parâmetros e materiais, tendo em vista os fatores citados e a consequente redução do diâmetro dos fios que realizam a interconexão do die com o substrato. Neste cenário, o wire sweep, que é o arraste destes fios de solda devido ao escoamento do encapsulante, acaba se tornando um problema, já que perdas no processo de moldagem implicam em sucatear o componente. A taxa de falhas devido a este tipo de falha podem chegar a 2,5%, segundo estudos de grandes fabricantes da cadeia de semicondutores divulgado em (SANDGREN; ROTH, 2004). Neste trabalho foi simulado o processo de moldagem de memórias DRAM com encapsulament do tipo BOC BGA, utilizando o módulo de FSI do software COMSOL. Os resultados da razão de wire sweep obtidos na simulação ficaram dentro do intervalo da média com um desvio padrão, na comparação com os valores reais medidos em peças fabricadas na condição simulada, tendo como erro máximo 15,26%. / The advancement of microelectronics makes more and more portable electronic devices emerge in our daily lives. This brings a number of challenges to the semiconductor chain, from design, to the development of smaller and more efficient integrated circuits to encapsulation, since the components have become smaller, thinner, and with a larger number of input and output pins. These challenges are present in all chip fabrication processes and we can define molding as a critical process in particular. The transfer molding technology, which is consolidated and the main one used in this process, requires special care in the optimization of its parameters and materials, since there are more and shorter wires realizing the connection between the die and the substrate. The wire sweep, which is the entrainment of the wires due to the flow of the mold compound, becomes a problem, since losses in the molding process imply scrapping the component. The failure rate due to this type of failure can reach 2.5%, according to studies by major semiconductor chain manufacturers disclosed in (SANDGREN; ROTH, 2004). In this project the DRAM memory molding process with BOC BGA encapsulation type was simulated using the FSI module in COMSOL software. Results of wire sweep ratio obtained are within the average adding or subtracting one standard deviation and the maximum error rate ranging was 15.26% considering manufactured boards using the simulation parameters.