Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.

Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.