La miniaturisation technologique augmente la sensibilité des circuits intégrés auxdéfauts et nous observons à chaque nouvelle génération technologique une dégradation rapidedu rendement de fabrication et de la fiabilité. Les mémoires occupent la plus grande partie dela surface des SoCs et contiennent la vaste majorité des transistors. De plus, pour augmenterleur densité elles sont conçues de façon très serrée. Elles concentrent ainsi la plus grandepartie des défauts de fabrication et représentent aussi les parties les plus sensibles face auxperturbations. Elles sont par conséquent les parties des SoCs les plus affectées par ladégradation du rendement de fabrication et de la fiabilité. L’objectif de cette thèse est deproposer des architectures combinant de façon optimale : algorithmes de test, architecturesBIST, et codes correcteurs d’erreurs afin de proposer des solutions efficaces pourl’amélioration du rendement de fabrication et de la fiabilité des mémoires embarquées. / Nanometric scaling increases the sensitivity of integrated circuits to defects andperturbations. Thus, each new generation of manufacturing process is accompanied by a rapiddegradation of manufacturing yield and reliability. Embedded memories occupy the largestpart of the area of SoCs and comprise the vast majority of transistors. In addition, forincreasing the integration density, they are designed very tightly to the design and electricalrules. Hence, embedded memories concentrate the majority of the manufacturing defectsaffecting a SoC, and are also more sensitive to perturbations. Thus, they are the parts of theSoC the most affected by the deterioration of manufacturing yield and reliability. This thesisdevelops repair architectures optimally combining test algorithms, BIST architectures, anderror correcting codes, in order to propose effective solutions for improving themanufacturing yield and reliability of embedded memories affected by high defect densities.