L'étude de l'Univers est effectuée de façon quasi-exclusive grâce aux ondes électromagnétiques. La radioastronomie qui étudie la bande radio du spectre est couramment obligée d'observer hors de ses bandes protégées. Il faut donc pouvoir observer des sources dans des bandes où les émissions des systèmes de télécommunication sont souvent proches et donc très puissantes.<br /><br />Les travaux de cette thèse ont eu pour but de développer et d'implanter des méthodes temps réel de traitements numériques visant à atténuer les interférences ambiantes afin de restaurer les radiosources naturelles lors d'observation avec une antenne unique sans informations a priori.<br />Le cœur de ces traitements est basé sur l'estimation de la moyenne d'un échantillon suivant une loi du Khi-2 en présence de points aberrants.<br />Un récepteur numérique multi-instruments à grande dynamique élaboré à la station de radioastronomie de Nançay a servi de banc de test à ces divers algorithmes.<br /><br />La bande corrompue par Iridium est maintenant observable et les sources HI situées dans la bande allouée aux radars sont de nouveau<br />accessibles. Les observations du Soleil et de Jupiter effectuées en<br />bande décamétrique sont maintenant de bien meilleure qualité.<br />Un algorithme a été développé pour configurer le récepteur en tant que détecteur et enregistreur rapide d'évènements très brefs (<100 ms) en milieu parasité. Il est aujourd'hui utilisé pour l'enregistrement de structures fines Joviennes.

Dans un contexte où les systèmes communicants fleurissent, les Convertisseurs Analogique Numérique CAN doivent suivre les demandes des nouveaux standards de télécommunications. Un convertisseur seul, ne peut pas allier rapidité, précision et faible consommation de puissance. Dans le cadre de nos travaux, nous somme intéressé à une structure prometteuse de CAN basée sur l'entrelacement temporel de plusieurs convertisseurs, TIADC. Le taux d'échantillonnage augmente proportionnellement avec le nombre de CAN mais des problèmes de disparité entre les différents CAN réduisent la résolution effective du TIADC. Dans ce mémoire, nous avons contribuer à l'étude de ces convertisseurs, notamment aux pertes engendrées par les disparités entre les différents convertisseurs. La structure du TIADC a été modélisé dans un environnement de description matérielle. Plusieurs solutions de calibrations existantes ont été simulé afin de vérifier leur fonctionnement et de pouvoir proposer deux méthodes de correction. Une première méthode en différé visant le domaine de l'instrumentation et une seconde, en ligne visant des application de élécommunications. La première méthode a été vérifié par des données expérimentales, la seconde était implémenté dans un FPGA et vérifié par des tests et des mesures.

Cette thèse est élaborée en cotutelle entre l'université Badji Mokhtar (Laboratoire LERICA) et l'université de bourgogne (Laboratoire LE2I, UMR CNRS 5158). Elle constitue une contribution à l'étude et l'implantation de l'encodeur H.264/AVC. Durent l'évolution des normes de compression vidéo, une réalité sure est vérifiée de plus en plus : avoir une bonne performance du processus de compression nécessite l'élaboration d'équipements beaucoup plus performants en termes de puissance de calcul, de flexibilité et de portabilité et ceci afin de répondre aux exigences des différents traitements et satisfaire au critère " Temps Réel ". Pour assurer un temps réel pour ce genre d'applications, une solution reste possible est l'utilisation des systèmes sur puce (SoC) ou bien des systèmes multiprocesseurs sur puce (MPSoC) implantés sur des plateformes reconfigurables à base de circuit FPGA. L'objective de cette thèse consiste à l'étude et l'implantation des algorithmes de traitement des signaux et images et en particulier la norme H.264/AVC, et cela dans le but d'assurer un temps réel pour le cycle codage-décodage. Nous utilisons deux plateformes FPGA de Xilinx (ML501 et XUPV5). Dans la littérature, il existe déjà plusieurs implémentations du décodeur. Pour l'encodeur, malgré les efforts énormes réalisés, il reste toujours du travail pour l'optimisation des algorithmes et l'extraction des parallélismes possibles surtout avec une variété de profils et de niveaux de la norme H.264/AVC.Dans un premier temps de cette thèse, nous proposons une implantation matérielle d'un contrôleur mémoire spécialement pour l'encodeur H.264/AVC. Ce contrôleur est réalisé en ajoutant, au contrôleur mémoire DDR2 des deux plateformes de Xilinx, une couche intelligente capable de calculer les adresses et récupérer les données nécessaires pour les différents modules de traitement de l'encodeur. Ensuite, nous proposons des implantations matérielles (niveau RTL) des modules de traitement de l'encodeur H.264. Sur ces implantations, nous allons exploiter les deux principes de parallélisme et de pipelining autorisé par l'encodeur en vue de la grande dépendance inter-blocs. Nous avons ainsi proposé plusieurs améliorations et nouvelles techniques dans les modules de la chaine Intra et le filtre anti-blocs. A la fin de cette thèse, nous utilisons les modules réalisés en matériels pour la l'implantation Matérielle/logicielle de l'encodeur H.264/AVC. Des résultats de synthèse et de simulation, en utilisant les deux plateformes de Xilinx, sont montrés et comparés avec les autres implémentations existantes

Ce travail présente quelques contributions en arithmétique des ordinateurs pour le matériel et le logiciel. L'arithmétique des ordinateurs est la branche de l'informatique qui traite des représentations des nombres, des algorithmes pour effectuer les calculs de base en machine, la validation de la qualité des calculs, l'analyse de l'efficacité des calculs et des outils d'aide à la conception de systèmes de calcul arithmétique. Nos travaux comportent des liens avec les domaines de la conception de circuits intégrés numériques, de l'architecture des machines et du développement logiciel de bibliothèques de calcul. Les principaux domaines d'application de nos travaux sont: le calcul numérique dans les systèmes embarqués, la cryptographie et la sécurité numérique, le traitement numérique du signal et des images et de façon plus limitée les dispositifs numériques de contrôle-commande en automatique. Le mémoire résume les travaux de recherche effectués, seul et en collaboration, depuis octobre 1997. Ces travaux portent sur: l'arithmétique en ligne, des architectures reconfigurables, des méthodes d'évaluation de fonctions à base de tables, la division pour circuits asynchrones, des opérateurs arithmétiques spécifiques pour FPGA, des variantes de la multiplication comme la multiplication par des constantes ou tronquée, des bibliothèques flottantes pour processeurs entiers, la division par des constantes, l'évaluation de fonctions par approximation polynomiale, des opérateurs arithmétiques pour la basse consommation d'énergie, la modélisation et l'évaluation de la consommation d'opérateurs arithmétiques, des opérateurs arithmétiques pour la cryptographie (corps finis et sécurisation contre des attaques physiques), la génération de diviseurs matériels, la bibliothèque logicielle PACE pour la cryptographie, la consommation d'énergie dans les processeurs graphiques, la maîtrise des erreurs d'arrondi dans les outils de CAO, la génération de nombres vraiment aléatoires et l'arithmétique par estimation.

Combiner les sources d'information pour créer un système de reconnaissance biométrique multimodal permet d'atténuer les limitations de chaque caractéristique utilisée, et donne l'opportunité d'améliorer significativement les performances. Le travail présenté dans ce manuscrit a été réalisé dans le but de proposer un système de reconnaissance performant, qui réponde à des contraintes d'utilisation grand-public, et qui puisse être implanté sur un système matériel de faible coût. La solution choisie explore les possibilités apportées par la multimodalité, et en particulier par la fusion du visage et de la paume. La chaîne algorithmique propose un traitement basé sur les filtres de Gabor, ainsi qu’une fusion des scores. Une base multimodale réelle de 130 sujets acquise sans contact a été conçue et réalisée pour tester les algorithmes. De très bonnes performances ont été obtenues, et ont été confirmées sur une base virtuelle constituée de deux bases publiques (les bases AR et PolyU). L'étude approfondie de l'architecture des DSP, et les différentes implémentations qui ont été réalisées sur un composant de type TMS320c64x, démontrent qu'il est possible d'implanter le système sur un unique DSP avec des temps de traitement très courts. De plus, un travail de développement conjoint d'algorithmes et d'architectures pour l'implantation FPGA a démontré qu'il était possible de réduire significativement ces temps de traitement. / Including multiple sources of information in personal identity recognition reduces the limitations of each used characteristic and gives the opportunity to greatly improve performance. This thesis presents the design work done in order to build an efficient generalpublic recognition system, which can be implemented on a low-cost hardware platform. The chosen solution explores the possibilities offered by multimodality and in particular by the fusion of face and palmprint. The algorithmic chain consists in a processing based on Gabor filters and score fusion. A real database of 130 subjects has been designed and built for the study. High performance has been obtained and confirmed on a virtual database, which consists of two common public biometric databases (AR and PolyU). Thanks to a comprehensive study on the architecture of the DSP components and some implementations carried out on a DSP belonging to the TMS320c64x family, it has been proved that it is possible to implement the system on a single DSP with short processing times. Moreover, an algorithms and architectures development work for FPGA implementation has demonstrated that these times can be significantly reduced.

Cette thèse est élaborée en cotutelle entre l’université Badji Mokhtar (Laboratoire LERICA) et l’université de bourgogne (Laboratoire LE2I, UMR CNRS 5158). Elle constitue une contribution à l’étude et l’implantation de l’encodeur H.264/AVC. Durent l’évolution des normes de compression vidéo, une réalité sure est vérifiée de plus en plus : avoir une bonne performance du processus de compression nécessite l’élaboration d’équipements beaucoup plus performants en termes de puissance de calcul, de flexibilité et de portabilité et ceci afin de répondre aux exigences des différents traitements et satisfaire au critère « Temps Réel ». Pour assurer un temps réel pour ce genre d’applications, une solution reste possible est l’utilisation des systèmes sur puce (SoC) ou bien des systèmes multiprocesseurs sur puce (MPSoC) implantés sur des plateformes reconfigurables à base de circuit FPGA. L’objective de cette thèse consiste à l’étude et l’implantation des algorithmes de traitement des signaux et images et en particulier la norme H.264/AVC, et cela dans le but d’assurer un temps réel pour le cycle codage-décodage. Nous utilisons deux plateformes FPGA de Xilinx (ML501 et XUPV5). Dans la littérature, il existe déjà plusieurs implémentations du décodeur. Pour l’encodeur, malgré les efforts énormes réalisés, il reste toujours du travail pour l’optimisation des algorithmes et l’extraction des parallélismes possibles surtout avec une variété de profils et de niveaux de la norme H.264/AVC.Dans un premier temps de cette thèse, nous proposons une implantation matérielle d’un contrôleur mémoire spécialement pour l’encodeur H.264/AVC. Ce contrôleur est réalisé en ajoutant, au contrôleur mémoire DDR2 des deux plateformes de Xilinx, une couche intelligente capable de calculer les adresses et récupérer les données nécessaires pour les différents modules de traitement de l’encodeur. Ensuite, nous proposons des implantations matérielles (niveau RTL) des modules de traitement de l’encodeur H.264. Sur ces implantations, nous allons exploiter les deux principes de parallélisme et de pipelining autorisé par l’encodeur en vue de la grande dépendance inter-blocs. Nous avons ainsi proposé plusieurs améliorations et nouvelles techniques dans les modules de la chaine Intra et le filtre anti-blocs. A la fin de cette thèse, nous utilisons les modules réalisés en matériels pour la l’implantation Matérielle/logicielle de l’encodeur H.264/AVC. Des résultats de synthèse et de simulation, en utilisant les deux plateformes de Xilinx, sont montrés et comparés avec les autres implémentations existantes / This thesis has been carried out in joint supervision between the Badji Mokhtar University (LERICA Laboratory) and the University of Burgundy (LE2I laboratory, UMR CNRS 5158). It is a contribution to the study and implementation of the H.264/AVC encoder. The evolution in video coding standards have historically demanded stringent performances of the compression process, which imposes the development of platforms that perform much better in terms of computing power, flexibility and portability. Such demands are necessary to fulfill requirements of the different treatments and to meet "Real Time" processing constraints. In order to ensure real-time performances, a possible solution is to made use of systems on chip (SoC) or multiprocessor systems on chip (MPSoC) built on platforms based reconfigurable FPGAs. The objective of this thesis is the study and implementation of algorithms for signal and image processing (in particular the H.264/AVC standard); especial attention was given to provide real-time coding-decoding cycles. We use two FPGA platforms (ML501 and XUPV5 from Xilinx) to implement our architectures. In the literature, there are already several implementations of the decoder. For the encoder part, despite the enormous efforts made, work remains to optimize algorithms and extract the inherent parallelism of the architecture. This is especially true with a variety of profiles and levels of H.264/AVC. Initially, we proposed a hardware implementation of a memory controller specifically targeted to the H.264/AVC encoder. This controller is obtained by adding, to the DDR2 memory controller, an intelligent layer capable of calculating the addresses and to retrieve the necessary data for several of the processing modules of the encoder. Afterwards, we proposed hardware implementations (RTL) for the processing modules of the H.264 encoder. In these implementations, we made use of principles of parallelism and pipelining, taking into account the constraints imposed by the inter-block dependency in the encoder. We proposed several enhancements and new technologies in the channel Intra modules and the deblocking filter. At the end of this thesis, we use the modules implemented in hardware for implementing the H.264/AVC encoder in a hardware/software design. Synthesis and simulation results, using both platforms for Xilinx, are shown and compared with other existing implementations