Os processadores de arquitetura orientada ao fluxo de dados, denominados Data Flow, são estruturas voltadas a implementação em VLSI em função do grande número de Unidades de Processamento e da vasta rede de interconexão entre os mesmos. Este trabalho visa propor o diagrama de um processador Data Flow e discutir sua implementação em VLSI, bem como avaliar seu funcionamento e desempenho através da proposição de um modelo de simulação utilizando-se programação concorrente.