Over the time, the development of the digital design has increased dramatically and nowadays many different circuits and systems are designed for multiple purposes in short time lapses. However, this development has not been based only in the enhancement of the design tools, but also in the improvement of the verification tools, due to the outstanding role of the verification process that certifies the adequate performance and the fulfillment of the requirements. In the verification industry, robust methodologies such as the Universal Verification Methodology (UVM) are used, an example of this is [1], but they have not been implemented yet in countries such as Peru and they seem inconvenient for educational purposes. This research propose an alternative methodology for the verification process of designs at the industry scale with a modular structure that contributes to the development of more complex and elaborated designs in countries with little or none verification background and limited verification tools. This methodology is a functional verification methodology described in SystemVerilog and its effectiveness is evaluated in the verification of an AES (Advance Encryption Standard) encryption module obtained from [2]. The verification framework is based on a verification plan (developed in this research as well) with high quality standards as it is defined in the industry. This verification plan evaluates synchronization, data validity, signal stability, signal timing and behavior consistency using Assertions, functional coverage and code coverage. An analysis of the outcomes obtained shows that the AES encryption module was completely verified obtaining 100% of the Assertions evaluation, 100% of functional verification and over 95% of code coverage in all approaches (fsm, block, expression, toggle). Besides, the modular structure defines the intercommunication with the Design only in the bottom most level, which facilitates the reuse of the verification framework with different bus interfaces. Nonetheless, this unit level verification framework can be easily instantiated by a system level verification facilitating the scalability. Finally, the documentation, tutorials and verification plan templates were generated successfully and are aimed to the development of future projects in the GuE PUCP (Research group in Microelectronics). In conclusion, the methodology proposed for the verification framework of the AES encryption module is in fact capable of verifying designs at the industry scale with high level of reliability, defining a very detailed and standardized verification plan and containing a suitable structure for reuse and scalability. / Tesis

En el presente trabajo se estudia el algoritmo de cómputo numérico CORDIC y se describen algunas de sus variantes arquitecturales. Para comenzar se realizará una descripción a nivel funcional algorítmica con un alto nivel de abstracción del algoritmo en VHDL, utilizando aritmética en punto flotante proporcionada por el lenguaje. El propósito es validar el funcionamiento de algoritmo mediante el cálculo del seno, del coseno y del arcotangente. Seguidamente se realizará la descripción de dos de las arquitecturas mas comunes (CORDIC bitparalelo desplegado y CORDIC bit-paralelo iterativo) utilizando aritmética de punto fijo como forma de representación numérica. La descripción de las arquitecturas particulares, se llevará a cabo a partir del funcionamiento correcto de la descripción funcional algorítmica. Otro aspecto interesante es la modificación de los parámetros principales que afectan a las arquitecturas, ancho de palabra y número de iteraciones. Para verificar el funcionamiento de las descripciones, se utilizarán como referencia a las funciones seno, coseno y arcotangente. La validación se llevará a cabo utilizando MATLAB<SUP>TM</SUP> como herramienta de comparación.

Este trabajo de título tiene como objetivo generar la capacidad de diseñar circuitos integrados digitales desarrollando un dispositivo electrónico específico: un microprocesador ARM7. Para ésto se utilizaron lenguajes de descripción de hardware que permiten utilizar una metodología top-down, comenzando por un modelo comportamental de alto nivel del circuito hasta obtener un modelo estructural. El microprocesador ARM7 es un exitoso modelo diseñado por ARMTM, que a pesar de no poseer la complejidad de otros procesadores, se destaca por ser el más utilizado en la familia de dispositivos ARM, encontrándose en diversos dispositivos portables como consolas de juegos, teléfonos celulares y reproductores multimedia. Su diseño simple ofrece un alto rendimiento a muy bajo consumo y costo, por lo cual ha sido escogido para desarrollar en este trabajo. El desarrollo contempló la utilización inicial de la herramienta ArchC, la cual permite obtener una descripción de un procesador de manera relativamente sencilla en lenguaje SystemC. Con este modelo diseñado se pudieron realizar pruebas que para verificar el funcionamiento del procesador y así continuar con su descripción en lenguaje Verilog. Este último tiene la capacidad de describir circuitos a bajo nivel y posee la ventaja de encontrarse en un estado más maduro por la cantidad de años que ha sido utilizado por ingenieros. El diseño del microprocesador en Verilog se realizó programando cada módulo que conforma el datapath junto al módulo de control que genera las señales necesarias para ejecutar una instrucción. La programación de estos módulos se realizó considerando las estructuras conocidas por la literatura relacionada al tema y diseñando secciones que no se encontraron documentadas de forma libre. A partir de esta programación se generó un modelo Verilog que combina descripciones comportamentales y estructurales. Antes de realizar la síntesis del microprocesador, cada módulo fue probado de forma individual, asegurando su funcionalidad de forma independiente y luego se realizó una validación global del sistema. Finalmente se realizó la síntesis del dispositivo con el programa Design CompilerTM imponiendo restricciones para obtener un procesador de 20 Mhz. Se comprobó por medio de una nueva verificación que la netlist obtenida es satisfactoria según las especificaciones. En conclusión se obtuvo un microprocesador funcional, con las instrucciones más importantes implementadas. Las pruebas fueron satisfactorias logrando corregir muchos errores a causa de desconocimiento y/o descuido. El objetivo principal se cumplió ya que en el trabajo se debió aprender tanto acerca de sistemas digitales como de lenguajes de descripción de hardware. Estos últimos requieren mucha experiencia en su uso, ya que describen algoritmos de forma paralela y no secuencial como los típicos lenguajes de software a los cuales la mayoría de los ingenieros están acostumbrados. Finalmente queda a disposición el modelo del microprocesador para que pueda ser utilizado con fines académicos y con la posibilidad de completar su funcionalidad y/o ser usado como núcleo de un sistema sobre una FPGA.

El documento digital no refiere asesor / Publicación a texto completo no autorizada por el autor / Desarrolla el diseño de un procesador segmentado con la finalidad de ayudar a los estudiantes en el aprendizaje del desempeño de este tipo de procesadores, principalmente cuando se presentan conflictos con relación a la secuencia de instrucciones utilizadas y sus dependencias. Para ello se utilizan técnicas hardware, tales como el adelantamiento de datos, inserción de burbujas, y anticipación de riesgos. Estos métodos se aplican para la arquitectura MIPS que consta de una segmentación de 5 etapas y cumple con las características de la arquitectura ISA tipo RISC empleada ampliamente en la temática de “Arquitectura de Computadoras”. El método empleado es desarrollar cada vez una nueva versión del procesador adaptado para solucionar el nuevo paradigma mostrando la mejora en su desempeño luego de hacerlo, así tendremos una versión que muestra la solución por riesgos de dependencia de datos. Otra versión del procesador para el caso en que una instrucción dependa del dato de una instrucción de carga, para finalmente realizar una última versión que solucione las dependencias debido a las bifurcaciones, que vienen a ser las más características y que presenta dificultad de asimilar en esta parte de la temática, tanto por la poca afición a la lectura del estudiantado como a la baja comprensión lectora que se tiene. El proceso de ver los eventos y simularlos más que solo verlos estáticamente permitirá una mejor y rápida comprensión de estos fenómenos así como su interacción al modificar los programas y el hardware del procesador respectivo. / Tesis

Over the time, the development of the digital design has increased dramatically and nowadays many different circuits and systems are designed for multiple purposes in short time lapses. However, this development has not been based only in the enhancement of the design tools, but also in the improvement of the verification tools, due to the outstanding role of the verification process that certifies the adequate performance and the fulfillment of the requirements. In the verification industry, robust methodologies such as the Universal Verification Methodology (UVM) are used, an example of this is [1], but they have not been implemented yet in countries such as Peru and they seem inconvenient for educational purposes. This research propose an alternative methodology for the verification process of designs at the industry scale with a modular structure that contributes to the development of more complex and elaborated designs in countries with little or none verification background and limited verification tools. This methodology is a functional verification methodology described in SystemVerilog and its effectiveness is evaluated in the verification of an AES (Advance Encryption Standard) encryption module obtained from [2]. The verification framework is based on a verification plan (developed in this research as well) with high quality standards as it is defined in the industry. This verification plan evaluates synchronization, data validity, signal stability, signal timing and behavior consistency using Assertions, functional coverage and code coverage. An analysis of the outcomes obtained shows that the AES encryption module was completely verified obtaining 100% of the Assertions evaluation, 100% of functional verification and over 95% of code coverage in all approaches (fsm, block, expression, toggle). Besides, the modular structure defines the intercommunication with the Design only in the bottom most level, which facilitates the reuse of the verification framework with different bus interfaces. Nonetheless, this unit level verification framework can be easily instantiated by a system level verification facilitating the scalability. Finally, the documentation, tutorials and verification plan templates were generated successfully and are aimed to the development of future projects in the GuE PUCP (Research group in Microelectronics). In conclusion, the methodology proposed for the verification framework of the AES encryption module is in fact capable of verifying designs at the industry scale with high level of reliability, defining a very detailed and standardized verification plan and containing a suitable structure for reuse and scalability.