Submitted by Cláudia Bueno (claudiamoura18@gmail.com) on 2015-12-09T14:35:23Z No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) / Approved for entry into archive by Luciana Ferreira (lucgeral@gmail.com) on 2015-12-10T06:30:38Z (GMT) No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) / Made available in DSpace on 2015-12-10T06:30:38Z (GMT). No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) Previous issue date: 2014-11-26 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / The process of creating an Intellectual Property Core (IP-core) has become more complex with the advent of electronic circuit technology, encouraging the development of new techniques and methodologies to assist this process. A fundamental and critical stage of a hardware design is the hardware verification phase. At this phase it is verified that the IP-core was implemented according to their specification, ensuring that it is feasible to prototyping and their large-scale production (System on Chip). The verification phase corresponds to the biggest bottleneck in a hardware design (BERGERON,2006). The VeriSC methodology is an implemented methodology to perform the hardware verifi- cation through simulation, that is, by means of functional verification. This work aims to complement the VeriSC methodology through the development of an algorithm based on the concept of Genetic Algorithms (GAs). The proposed algorithm will modify the data generation of this methodology, whose objective is to reduce the verification time and to improve the generated data by changing the data from pseudorandom mode to random-guided mode, increasing the reliability of the verification performed by the VeriSC methodology. The algorithm has a generic part (templates) that helps the implementation of new environment for the functional verification of new DUVs and it can be incorpo- rated into other functional verification methodologies. Finally, are presented three case studies, the stimuli created using GA are compared with the old implementation of VeriSC methodology. / O processo de criação de um Intellectual Property Core (IP-core) vem se tornando cada vez mais complexo com o advento da tecnologia dos circuitos eletrônicos, incentivando o desenvolvimento de novas técnicas e metodologias que auxiliem esse processo. Uma das fases fundamentais e críticas de um projeto de hardware é a fase de verificação de hardware. É nesta fase que se verifica se o IP-core foi implementado de acordo com sua especificação, garantindo que seja viável sua prototipação e, posteriormente, sua produção em larga escala (System on Chip). A fase de verificação corresponde ao maior gargalo dentro de um projeto de hardware (BERGERON,2006). A metodologia VeriSC é uma metodologia desenvolvida para realizar a verificação de hardware através da simulação, isto é, por meio da verificação funcional. Este trabalho visa complementar a metodologia VeriSC por meio do desenvolvimento de um algoritmo baseado no conceito de Algoritmos Genéticos (AGs). O algoritmo proposto ira modificar a geração de dados dessa metodologia objetivando reduzir o tempo de verificação e aprimorar os dados gerados, alterando a geração de dados da forma pseudoaleatória para aleatória- guiado, aumentando, assim, a confiabilidade da verificação realizada pela metodologia VeriSC. O algoritmo possui partes genéricas (templates ) que facilita sua implementação na verificação de novos projetos de hardware e pode ser incorporado em outras metodologias de verificação funcional. Por fim, serão apresentados os resultados experimentais da aplicação da nova geração de dados em três estudos de casos, comparando-os com a implementação antiga da metodologia VeriSC.

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-08-15T15:44:40Z No. of bitstreams: 1 ANA KARINA DE OLIVEIRA ROCHA - DISSERTAÇÃO PPGCC 2008..pdf: 1111308 bytes, checksum: d22b0170a207a14988449565a953bfb2 (MD5) / Made available in DSpace on 2018-08-15T15:44:40Z (GMT). No. of bitstreams: 1 ANA KARINA DE OLIVEIRA ROCHA - DISSERTAÇÃO PPGCC 2008..pdf: 1111308 bytes, checksum: d22b0170a207a14988449565a953bfb2 (MD5) Previous issue date: 2008-05-16 / A necessidade de sistemas cada vez mais complexos é uma realidade em quase todas as áreas de aplicação da eletrônica. Os avanços recentes da microeletrônica possibilitam o surgimento de soluções inovadoras para diversos problemas do mundo moderno, devido à criação, em ritmo cada vez mais acelerado, de sistemas digitais de qualidade, sendo possível integrar dezenas de milhões de transistores em um único chip, com baixo custo operacional. Esses sistemas estão em constante evolução, impulsionada pelo desenvolvimento da indústria de semicondutores. Assim, há fortes pressões de mercado para a disponibilização de novos produtos com um número cada vez maior de funcionalidades. As implementações dos circuitos eletrônicos complexos necessitam da utilização de metodologias eficientes e automatizadas, que auxiliem na diminuição das falhas de projeto, a exemplo da metodologia de verificação funcional denominada VeriSC, que fornece testbenches e utiliza a biblioteca SCV (SystemC Verification Library), mas se restringe à verificação de circuitos digitais que processam transações temporais síncronas. O trabalho desenvolvido consiste na criação de um mecanismo de implementação de transações temporais, aplicada à metodologia de verificação funcional VeriSC, tornando-a uma metodologia de verificação eficiente também para circuitos digitais capazes de processar transações temporais assíncronas. / The necessity for more complex systems is a reality in almost all electronic application areas. Recent advances in microelectronics make possible the appearance of innovative solutions for several problems of the modern world, due to the creation in accelerated rhythm of quality digital systems, allowing the integration of tens of millions of transistors in a single chip with low operational cost. Those systems are in constant evolution promoted by the development of the semiconductors industry. Thus, there are strong pressures from the market to make new products available with an increasing number of functionalities. Implementations of complex electronic circuits must use of efficient and automated verification methodologies, which help in reducing design failures. In this context VeriSC, a functional verification methodology which provides testbenches and uses the SCV Library (SystemC Verification Library), but it is restricted to the digital circuit verification that has only synchronous time transactions. This work consists in creating a mechanism for the implementation of time transactions, applied to the VeriSC functional verification methodology, and in making it an efficient methodology for digital circuits capable of processing asynchronous time transactions.