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no / Reconfigurable beam steering using circular disc microstrip patch antenna with a ring slotis proposed. The overall dimension of the antenna is 5.4×5.4 mm2 printed on a 0.504 mm thick, Rogers RT5870 substrate with relative permittivity 2.3 and loss tangent 0.0012. The designed antenna operates at the expected 5G frequency band 60 GHz with a central coaxial probe feed. TwoNMOS switches are configured to generate three different beam patterns. Activating each switch individually results in a near 70 degree shift in the main beam direction, whereas the frequency characteristics are unchanged. The power gains are between 3.9 dB and 4.8dB for the three states of switches configurations. Simulated results in terms of return loss, peak gains and radiation pattern are presented and show a reasonable agreement at the expected 60 GHz bandfor 5G applications. / The published journal webpage is no longer available.

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Ziel dieser Arbeit ist die Entwicklung selektiver Si1-xCx-Prozesse, die eine mechanische Zugspannung im Kanal von NMOS-Transistoren erzeugen, und so durch eine gezielte Änderung der Bandstruktur die Elektronenbeweglichkeit und damit auch die Leistungsfähigkeit der Bauteile erhöhen soll. In der vorliegenden Arbeit werden die wichtigsten Fragestellungen zum Wachstum der Si1-xCx-Schichten näher beleuchtet. Dabei werden zwei Methoden zum Wachstum der Schichten charakterisiert. Neben einem disilanbasierten UHV-CVD-Verfahren wird ein LP-CVD-Verfahren unter der Verwendung von Trisilan herangezogen. Für beide Prozessvarianten konnten mithilfe einer zyklischen Prozessführung selektive, undotierte und in-situ phosphordotierte Abscheidungen realisiert werden. Es wird gezeigt, dass die Disilanprozesse aufgrund ihrer geringen Wachstumsraten einen hohen Anteil interstitiellen Kohlenstoffs bedingen. Durch FT-IR-Analyse konnte belegt werden, dass sich während des Wachstums Siliziumkarbid-präzipitate bilden, die das epitaktische Wachstum nachhaltig schädigen können. Erweiterte man das Wachstum infolge der Zugabe von German zum ternären System Si1-x-yCxGey (y=0,05…0,07) wurde ein starker Anstieg der Wachstumsraten festgestellt. Die Aktivierungsenergie für das epitaktische Wachstum sinkt durch die Zugabe von German und der substitutionelle Kohlenstoffgehalt kann erhöht werden. Es wird gezeigt, dass German nicht nur für die Unterstützung des Ätzprozesses hilfreich ist, sondern im LP-CVD-Verfahren zur Unterstützung des HCl-basierten Ätzprozesses dienen kann. Ein weiterer Schwerpunkt der Arbeit liegt in der Abscheidung und Charakterisierung in-situ phosphor-dotierter Schichten. Es wird nachgewiesen, dass Phosphor die Wachstumsrate erhöht und dass Phosphor und Kohlenstoff in Konkurrenz um substitutionelle Gitterplätze stehen. Phosphor ist außerdem auch die Spezies, für die die größte Anisotropie hinsichtlich des Einbaus auf Si(110) im Vergleich zu Si(001) beobachtet wurde: Je nach Prozessführung wird auf Si(110)-Ebenen nahezu doppelt so viel Phosphor eingebaut wie auf Si(001). Dieser Effekt ist insofern von großer Relevanz, als dass ein steigender Phosphoranteil auch die thermische Stabilität der Schichten herabsetzt. Die Relaxationsvorgänge basieren bei Si1-xCx-Schichten auf Platzwechselvorgängen substitutioneller Kohlenstoffatome zu interstitiellen Silizium-Kohlenstoff-Hanteldefekten unter der Bildung einer Leerstelle. Es wurde ein Modell vorgeschlagen, nach dem Phosphor durch die Entstehung von PV-Komplexen diese Reaktion begünstigt, wodurch die Relaxationsvorgänge beschleunigt werden. Infolge einer dreidimensionalen Atomsondenanalyse kann der Endzustand der Relaxation – die Bildung stöchiometrischen Siliziumkarbids – belegt werden. In-situ phosphordotierte Si1-xCx-Schichten mit ca. 4*1020 at/cm³ Phosphorgehalt und 1,8 at.% Kohlenstoff wurden erfolgreich in NMOS-Transistoren der 45 nm Generation integriert und mit ebenfalls im Rahmen der Dissertation entwickelten Si:P-Rezepten verglichen. Die höchste Leistungssteigerung von 10 % konnte durch die Kombination aus beiden Prozessen erzielt werden, bei dem auf die spannungserzeugende Si1-xCx-Schicht zur Senkung des Silizidwiderstandes eine Si:P-Kappe aufgebracht wird. Die Einprägung einer Zugspannung in den Transistorkanal wurde mittels Nano beam diffraction nachgewiesen und wurde auf Basis des piezoresistiven Modells mit SiGe-PMOS-Transistoren verglichen.

This Master`s thesis deals with properties of current feedback operational amplifier. The main goal of this work is creation design process of current feedback operational amplifier by using CMOS technology AMIS 0,7 µm. Next goal of this work is attestation of funciton our design process. Last goal is creation the datasheet of our amplifier.

Ziel dieser Arbeit ist die Entwicklung selektiver Si1-xCx-Prozesse, die eine mechanische Zugspannung im Kanal von NMOS-Transistoren erzeugen, und so durch eine gezielte Änderung der Bandstruktur die Elektronenbeweglichkeit und damit auch die Leistungsfähigkeit der Bauteile erhöhen soll. In der vorliegenden Arbeit werden die wichtigsten Fragestellungen zum Wachstum der Si1-xCx-Schichten näher beleuchtet. Dabei werden zwei Methoden zum Wachstum der Schichten charakterisiert. Neben einem disilanbasierten UHV-CVD-Verfahren wird ein LP-CVD-Verfahren unter der Verwendung von Trisilan herangezogen. Für beide Prozessvarianten konnten mithilfe einer zyklischen Prozessführung selektive, undotierte und in-situ phosphordotierte Abscheidungen realisiert werden. Es wird gezeigt, dass die Disilanprozesse aufgrund ihrer geringen Wachstumsraten einen hohen Anteil interstitiellen Kohlenstoffs bedingen. Durch FT-IR-Analyse konnte belegt werden, dass sich während des Wachstums Siliziumkarbid-präzipitate bilden, die das epitaktische Wachstum nachhaltig schädigen können. Erweiterte man das Wachstum infolge der Zugabe von German zum ternären System Si1-x-yCxGey (y=0,05…0,07) wurde ein starker Anstieg der Wachstumsraten festgestellt. Die Aktivierungsenergie für das epitaktische Wachstum sinkt durch die Zugabe von German und der substitutionelle Kohlenstoffgehalt kann erhöht werden. Es wird gezeigt, dass German nicht nur für die Unterstützung des Ätzprozesses hilfreich ist, sondern im LP-CVD-Verfahren zur Unterstützung des HCl-basierten Ätzprozesses dienen kann. Ein weiterer Schwerpunkt der Arbeit liegt in der Abscheidung und Charakterisierung in-situ phosphor-dotierter Schichten. Es wird nachgewiesen, dass Phosphor die Wachstumsrate erhöht und dass Phosphor und Kohlenstoff in Konkurrenz um substitutionelle Gitterplätze stehen. Phosphor ist außerdem auch die Spezies, für die die größte Anisotropie hinsichtlich des Einbaus auf Si(110) im Vergleich zu Si(001) beobachtet wurde: Je nach Prozessführung wird auf Si(110)-Ebenen nahezu doppelt so viel Phosphor eingebaut wie auf Si(001). Dieser Effekt ist insofern von großer Relevanz, als dass ein steigender Phosphoranteil auch die thermische Stabilität der Schichten herabsetzt. Die Relaxationsvorgänge basieren bei Si1-xCx-Schichten auf Platzwechselvorgängen substitutioneller Kohlenstoffatome zu interstitiellen Silizium-Kohlenstoff-Hanteldefekten unter der Bildung einer Leerstelle. Es wurde ein Modell vorgeschlagen, nach dem Phosphor durch die Entstehung von PV-Komplexen diese Reaktion begünstigt, wodurch die Relaxationsvorgänge beschleunigt werden. Infolge einer dreidimensionalen Atomsondenanalyse kann der Endzustand der Relaxation – die Bildung stöchiometrischen Siliziumkarbids – belegt werden. In-situ phosphordotierte Si1-xCx-Schichten mit ca. 4*1020 at/cm³ Phosphorgehalt und 1,8 at.% Kohlenstoff wurden erfolgreich in NMOS-Transistoren der 45 nm Generation integriert und mit ebenfalls im Rahmen der Dissertation entwickelten Si:P-Rezepten verglichen. Die höchste Leistungssteigerung von 10 % konnte durch die Kombination aus beiden Prozessen erzielt werden, bei dem auf die spannungserzeugende Si1-xCx-Schicht zur Senkung des Silizidwiderstandes eine Si:P-Kappe aufgebracht wird. Die Einprägung einer Zugspannung in den Transistorkanal wurde mittels Nano beam diffraction nachgewiesen und wurde auf Basis des piezoresistiven Modells mit SiGe-PMOS-Transistoren verglichen.

Ce mémoire de maîtrise présente le développement d'une technologie NMOS utilisée en enseignement au 1er et 2e cycle et comme preuve de concepts en recherche à l'Université de Sherbrooke. Le développement est basé sur la technologie JOPE à 6 masques utilisée en enseignement depuis les années 90. Le but de ce projet est d'optimiser ce procédé pour augmenter la reproductibilité des circuits et la densité d'intégration. Les problèmes de JOPE sont une forte résistivité de couche du polySi, une grande résistivité des contacts aluminium/polySi et aluminium/zone active ainsi qu'une grande fluctuation de la tension de seuil des transistors. Le procédé de fabrication JOPE a été optimisé pour créer JOPE2 afin d'améliorer les propriétés physiques des composantes et atteindre les objectifs fixés. Des circuits ont été fabriqués contenant des structures de caractérisations et des circuits numériques et analogiques conçus avec une règle de longueur de grille minimale de 2 [micro]m. La résistivité du polySi de JOPE2 est diminuée d'un facteur 5 en augmentant la température de déposition de la couche par LPCVD et en ajoutant une implantation ionique dédiée en plus de celle déjà prévue avec le procédé autoaligné pour les sources/drains. De cette façon, la résistivité des contacts aluminium à polySi est diminuée d'un facteur 10. La résistivité des contacts aluminium à zone active est diminuée d'un facteur 20 en augmentant la dose d'implantation ionique des sources/drains. JOPE2, tout comme JOPE, présente une variation importante de la tension de seuil causée par les charges d'interfaces Si/SiO[indice inférieur 2] et la variation de la résistivité du substrat utilisée (1 à 10 [oméga]-cm). Le faible rendement du procédé, évalué à 47 %, est causé par la faible stabilité des contacts, la grande densité de défauts et les limitations en ce qui a trait à l'alignement des masques. Pour faire suite à ce projet, un procédé NMOS à 3 [micro]m est recommandé afin d'augmenter le rendement en diminuant l'impact des défauts, améliorant la stabilité des contacts et en augmentant la qualité de l'alignement. De plus, pour augmenter la stabilité de la tension de seuil il est recommandé d'utiliser des tranches hautes résistivité. Le procédé recommandé devrait permettre de fabriquer des circuits complexes basés sur des transistors NMOS avec un rendement de 80 %.

In this thesis, we propose a high density non-classical unipolar CMOS width two embedded oxide (2EO) NMOS load. The words ¡§unipolar CMOS¡¨ refer to the fact that the conventional NMOS driver and the proposed 2EO NMOS load are presented in which the electron is the only carrier used. Among them, the 2EO scheme is used to isolate the inversion current. And the dominant current in the 2EO NMOS load is the punch through current which is not a destructive current mechanism. Our proposed CMOS, due to the same carrier used, does not have to compensate the layout width in load design. In addition, the shared terminal of output contacts and the elimination of N-well technique are also presented in our proposed CMOS. Therefore, the layout area can be reduced 72%, in comparison with conventional CMOS. Furthermore, the packing density can be increased and the fabrication cost can be reduced, respectively. We also find out that the delay time can be improved 39% to increase the operating frequency, as compared with the convention CMOS.

abstract: The increased adoption of Internet-of-Things (IoT) for various applications like smart home, industrial automation, connected vehicles, medical instrumentation, etc. has resulted in a large scale distributed network of sensors, accompanied by their power supply regulator modules, control and data transfer circuitry. Depending on the application, the sensor location can be virtually anywhere and therefore they are typically powered by a localized battery. To ensure long battery-life without replacement, the power consumption of the sensor nodes, the supply regulator and, control and data transmission unit, needs to be very low. Reduction in power consumption in the sensor, control and data transmission is typically done by duty-cycled operation such that they are on periodically only for short bursts of time or turn on only based on a trigger event and are otherwise powered down. These approaches reduce their power consumption significantly and therefore the overall system power is dominated by the consumption in the always-on supply regulator. Besides having low power consumption, supply regulators for such IoT systems also need to have fast transient response to load current changes during a duty-cycled operation. Supply regulation using low quiescent current low dropout (LDO) regulators helps in extending the battery life of such power aware always-on applications with very long standby time. To serve as a supply regulator for such applications, a 1.24 µA quiescent current NMOS low dropout (LDO) is presented in this dissertation. This LDO uses a hybrid bias current generator (HBCG) to boost its bias current and improve the transient response. A scalable bias-current error amplifier with an on-demand buffer drives the NMOS pass device. The error amplifier is powered with an integrated dynamic frequency charge pump to ensure low dropout voltage. A low-power relaxation oscillator (LPRO) generates the charge pump clocks. Switched-capacitor pole tracking (SCPT) compensation scheme is proposed to ensure stability up to maximum load current of 150 mA for a low-ESR output capacitor range of 1 - 47µF. Designed in a 0.25 µm CMOS process, the LDO has an output voltage range of 1V – 3V, a dropout voltage of 240 mV, and a core area of 0.11 mm2. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2018