L'utilisation de dispositifs thermoélectriques à base de films minces en SiGe est envisagée dans de nombreuses applications comme la micro-génération de puissance ou le refroidissement localisé de composants microélectroniques. Le SiGe possède en effet un net avantage en terme d'integrabilite mais souffre cependant d'un déficit en terme de performances. Dans le cadre de cette thèse, nous nous sommes intéressés à la nanostructuration de ce matériau en super-réseau de boîtes quantiques (SRBQ), celle-ci devant permettre une forte augmentation de son facteur de mérite, rendue possible par une forte altération du transport thermique à l'échelle nanométrique. La réalisation, par un outil CVD de type industriel, à 750 °C, de SRBQ monocristallins lourdement dopés est présentée à partir d'analyses morphologiques (AFM), structurales (MEB, MET) et chimiques (SIMS). Des phénomènes de forts échanges Si-Ge pendant la croissance sont notamment mis en évidence et corrélés avec des mesures de conductivité thermique qui ne démontrent pas un effet significatif des boîtes sur le transport thermique. L'élaboration de structures polycristallines originales est également présentée. Enfin, la question cruciale de la détermination du facteur de mérite est abordée, notamment concernant les problèmes d'incertitudes de mesure. Une

Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI. / Since several technological nodes, the scaling of Metal-Oxide-Semiconductor field effect transistors (MOSFET) alone is not sufficient to increase performances of integrated circuits. For numerical circuits beyond the 28 nm node, the planar architecture on bulk silicon has been discarded in favor of structures with fully depleted channels. Despite the advantage of such transistors (FinFET or planar Fully Depleted Silicon On Insulator FDSOI), the use and the optimization of mechanical stress in the channel remains mandatory. This study presents the integration of various fabrication processes allowing to stress planar MOSFET on SOI. The efficiency of stressed nitride layers (CESL), of SiGe epitaxially raised source/drain (RSD) regions, of strained silicon on insulator (sSOI) substrates as well as the effect of the channel orientation has been measured for gate lengths down to 14 nm. The integration of replacement metal gate (gate-last) has been developed on SOI. Particularly, the interest of this kind of gate for threshold voltage adjustment and for stress optimization has been studied. Finally, perspectives for the 10 nm node are presented. Mechanical simulations enabled to validate an innovative structure which transfers stress from a buried SiGe layer to the channel. Moreover, an integration based on sacrificial spacers (SIT) is presented. It enables to fabricate high density transistors on SOI.

. / The development of high-resolution image sensors with smaller pixel sizes is facing critical issues, such as optical and electrical crosstalk, dark current and dynamic range. As part of this thesis, we addressed this issue by proposing the integration of MOS capacitor deep trench isolation (CDTI). Our studies focus on the validation of the proposal with the aim of improving performances compared to the state of the art. First, we modeled interface states Si/SiO2 and the charge in the oxide. By TCAD simulations, using our model, we were able to evaluate the main characteristics of a pixel. We have validated this approach by comparison between simulations and measurements on a 1.4μm DTI pixel. Then, we developed manufacturing processes for integrating CDTI and defined the associated key parameters. With TCAD simulations of process type, we could achieve the desired performances while keeping a short development cycle and cost. Finally, we have designed, manufactured and tested a 1.4μm CDTI pixel ; we got a very low dark current: ~ 1 aA/pixel at 60°C, which is 6 times less than the DTI pixel, and doubled saturation charge up to 12000e-. Other performances are comparable between the two types of pixels. We have demonstrated the validity of the proposed CDTI solution CDTI

Dans le but d’intégrer des technologies CMOS avec des cellules mémoires, une seule étape de siliciuration de tous les contacts permettrait de diminuer les couts et de faciliter l’intégration. La formation de siliciure simultanément au niveau des sources, drains et grilles avec du NiPt(10 at.%) est nécessaire pour la technologie FD-SOI parce que cette dernière induit des spécifications exigeantes en ce qui concerne la siliciuration. En effet, le siliciure formé avec le procédé Salicide se doit d’être très fin et stable pour contenir le phénomène de diffusion anormale du Ni qui pourrait être à l’origine de fuites de la jonction. De plus, la réduction des dimensions des cellules mémoires nécessite l’incorporation de dopants d’une manière alternative à l’implantation ionique. L’introduction de dopage au phosphore de manière in-situ pendant le dépôt de silicium nécessite la compréhension de l’interaction du siliciure et des dopants. Dans cette étude, différents types de dopage sont étudiés dans des substrats mono et poly-cristallins afin de correspondre aux multiples types de silicium qui sont présents dans les technologies et qui nécessitent une siliciuration. La redistribution du phosphore entraînée par la formation du siliciure est étudiée et discutée à l’aide de caractérisations par sonde atomique tomographique et spectrométrie de masse à ionisation secondaire à temps de vol. De plus, la réaction à l’état solide est étudiée à l’aide de diffraction par rayons-X afin de comprendre l’impact des dopants sur la séquence de phases. Finalement, la redistribution des dopants observée expérimentalement est étayée par des simulations basées sur un modèle par éléments finis / For the purpose of co-integrating the CMOS technology with memory cells, a unique step of silicidation of all the contacts would decrease costs and ease the integration. The simultaneous silicide formation on the source, drain and gate contacts with NiPt(10 at.%) is required for the FD-SOI technology because the latter induces challenging specifications for the silicidation. As a matter of fact, the silicide formed with the Salicide process must be very thin and stable to contain the NiSi piping phenomenon that could lead to junction leakage. Meanwhile, new integration roads and the reduction of the dimensions of the memory cells arise the need of other ways of dopant incorporation as a substitute to ionic implantation. The introduction of phosphorus by in-situ doping during the deposition of silicon requires the understanding of the interaction of silicide and dopants with this configuration. In this study the metallization of phosphorus doped Si is presented. Different doping types are investigated with mono and poly-crystalline substrates in order to match the various silicon layers needing a silicidation and present in the technologies. The phosphorus redistribution occurring during silicide formation is studied and discussed thanks to Atom Probe Tomography and Time-of-Flight Secondary Ion Mass Spectrometry analyses. Moreover, the solid-state reaction is studied thanks to X-Ray diffraction to understand the dopants’ impact on the phase sequence. Finally, the dopant redistribution is analyzed thanks to modeling

Dans le développement des technologies microélectroniques, l'analyse de défaillance permet par l'étude des mécanismes de défaillance potentiels de définir des solutions correctives. La mise en œuvre des techniques de localisation et d'observation des défauts requiert une méthodologie, dont l'étape clé est la préparation d'échantillons. Celle-ci doit continuellement évoluer pour s'adapter aux innovations technologiques qui introduisent de nouveaux matériaux, et augmentent la complexité des composants assemblés. Cette thèse s'est intéressée à la méthodologie de préparation d'échantillons pour l'analyse de défaillance de deux familles de produits : les produits discrets et IPAD, et les micro-batteries. Pour les produits discrets et IPAD, une optimisation de la méthodologie existante a été réalisée en intégrant de nouvelles approches, développées pour résoudre des cas jusqu'alors en échec. Pour les micro-batteries, les matériaux utilisés et leur architecture ont nécessité une remise en question complète de la méthodologie de préparation d'échantillon.

De nos jours, nous sommes entourés de dispositifs microélectroniques de plus en plus petits et performants. Pour poursuivre cette évolution, une nouvelle technologie est en cours de développement qui consiste à empiler plusieurs circuits intégrés. L’une des clefs pour aboutir à ce type d’architecture est la formation de microvias entre les différentes couches. Ce travail s’inscrit dans un à objectif à long terme qui vise à la mise au point d'un procédé innovant à coût réduit pour la métallisation de ces microvias, à partir de nanoparticules (NPs) métalliques de taille parfaitement calibrée. En particulier, des NPs bimétalliques de Mn et Cu pourraient être des précurseurs intéressants pour l'élaboration de barrières dites auto-formées et de couches d’accroches dans les microvias. Les liquides ioniques sont des milieux intéressants pour la synthèse de telles NPs, notamment à partir de précurseurs organométalliques. Il a été démontré que leur structure tridimensionnelle spécifique « guide » la croissance de NPs de Ru et les stabilise tout en les laissant libres de toute contamination de surface. Dans ce travail, ce concept a été enrichi par la synthèse de NPs d’autres métaux tels que Cu et Mn, et étendu à la formation de NPs constituées de deux métaux (M-M’NPs bimétalliques). De façon remarquable, les M-M’NPs obtenues ont toujours une taille inférieure aux MNPs et M’NPs prises séparément. Ces suspensions homogènes, très stables dans le temps, ont été directement déposées et frittées sur des substrats technologiques dans le but de former des films métalliques uniformes et adhérents. / Nowadays, microelectronic devices are omnipresent in our everyday life. To make them smaller and smaller as well as smarter and smarter, a new process which consists in stacking integrated circuits is being studied. In order to build this type of structures, the fabrication of microvias between layers is key. This work ultimately aims at developing an innovative process with reduced cost for the efficient metallization of these microvias. This can be achieved using perfectly calibrated metallic nanoparticles (NPs). In particular, bimetallic Mn-CuNPs could be interesting precursors to grow “self-formed” barriers and seed layers in microvias. Ionic liquids (ILs) are extremely well adapted media for the synthesis of such nano-objects, especially when organometallic precursors are used. It has been shown that theirspecific 3D structure provides a template to grow RuNPs of controlled size. The IL also acts as stabilizer, eliminating the need to use ligands that contaminate the metallic surface. In this work, this concept have been extended to the synthesis of other metallic NPs, such as Cu and Mn, as well as synthesis of NPs containing the two metals (bimetallic M-M’NPs). Remarkably, these M-M’NPs always exhibit a smaller size than the MNPs and M’NPs separately. These homogeneous and stable suspensions have been directly applied and sintered onto technological substrates in order to form uniform and adherent metallic layers.

Non traduit / The introduction of nanometer technologies, has allowed the semiconductor industry to create nanoscale devices in combination with gigascale complexity. However, new technologies bring with them new challenges. In the era of large systems embedded in a single System-On-Chip and fabricated in continuously shrinking technologies, it is important to test and ensure fault-free operation of the whole system. The cost involved in semiconductor test has been steadily growing and testing techniques for integrated circuits are today facing many exciting and complex challenges. Although important advances have been made, existing test solutions are still unable to exhaustively cover all types of defects in advanced technology nodes. Consequently, innovative solutions are required to cope with new failure mechanisms under the constraints of higher density and complexity, cost and time to market pressure, product quality level and usage of low cost test equipment.The work of this thesis is focused on the development of silicon test and characterization methodologies that aid in the accurate detection and resolution of issues that may arise due to variability, manufacturing defects, wear-out or interference. A wide spectrum of these challenges has been addressed from a test perspective to ensure that the availability of effective test solutions does not become a bottleneck in the path towards further scaling. Additionally the advances and innovations introduced in the myriad domains of electronic design, reliability management, manufacturing process improvements etc. that call for the development of advanced, modular and agile test methodologies have been effectively covered within the scope of this work.This thesis presents the significant contributions made for enabling resolution of state of the art industrial test challenges via the design and implementation of novel test strategies (targeting the 28nm FDSOI technology node) for:•Detection & diagnosis of timing faults in standard cells.•Analysis of Setup and Hold margins within silicon.•Verification & reliability analysis of innovative test structures.•Analysis of on-chip self heating.•Enabling characterization and performance evaluation of high speed digital IPs.

Avec la diminution constante de la taille des transistors dans la microélectronique, les outils de caractérisation doivent être de plus en plus précis et doivent fournir un débit de plus en plus élevé. La fabrication de semi-conducteurs étant un processus couche par couche, le positionnement précis de la pile est crucial. Le mauvais alignement de la pile est appelé overlay, et nous proposons ici un nouvel instrument et une nouvelle méthode pour caractériser avec précision l'overlay en mesurant une cible unique construite dans les lignes de découpe. La méthode utilise les propriétés fondamentales de symétrie de la matrice de Mueller mesurée dans le plan focal arrière d'un objectif de microscope à grande ouverture numérique et permet une caractérisation de l'overlay avec une incertitude de mesure totale de 2nm. Après une brève introduction à la polarisation et la matrice de Mueller, nous décrivons la nouvelle conception de l'instrument et son étalonnage complet. Le corps principal de ce manuscrit est dédié à la caractérisation de l'overlay, mais les applications de cet instrument sont très diverses aussi détaillerons nous comment notre instrument peut apporter des pistes pour la caractérisation et la compréhension de l'auto-organisation de l'exosquelette des scarabées. Ces coléoptères présentent un très fort dichroïsme circulaire et de nombreux groupes de recherche dans le monde entier essaient d'imiter leur exosquelette. Nous concluons ce manuscrit par un bref aperçu des principales perspectives pour notre instrument.

De nos jours, nous sommes entourés de dispositifs microélectroniques de plus en plus petits et performants. Pour poursuivre cette évolution, une nouvelle technologie est en cours de développement qui consiste à empiler plusieurs circuits intégrés. L'une des clefs pour aboutir à ce type d'architecture est la formation de microvias entre les différentes couches. Ce travail s'inscrit dans un à objectif à long terme qui vise à la mise au point d'un procédé innovant à coût réduit pour la métallisation de ces microvias, à partir de nanoparticules (NPs) métalliques de taille parfaitement calibrée. En particulier, des NPs bimétalliques de Mn et Cu pourraient être des précurseurs intéressants pour l'élaboration de barrières dites auto-formées et de couches d'accroches dans les microvias. Les liquides ioniques sont des milieux intéressants pour la synthèse de telles NPs, notamment à partir de précurseurs organométalliques. Il a été démontré que leur structure tridimensionnelle spécifique " guide " la croissance de NPs de Ru et les stabilise tout en les laissant libres de toute contamination de surface. Dans ce travail, ce concept a été enrichi par la synthèse de NPs d'autres métaux tels que Cu et Mn, et étendu à la formation de NPs constituées de deux métaux (M-M'NPs bimétalliques). De façon remarquable, les M-M'NPs obtenues ont toujours une taille inférieure aux MNPs et M'NPs prises séparément. Ces suspensions homogènes, très stables dans le temps, ont été directement déposées et frittées sur des substrats technologiques dans le but de former des films métalliques uniformes et adhérents.

Les recherches menées dans le domaine des implants médicaux visent à améliorer la qualité de vie de patients atteints de pathologies diverses. Dans ce cadre la Stimulation Electrique Fonctionnelle (SEF) consistant à produire des contractions artificielles de groupements musculaires par stimulation électrique sur les voies nerveuses ou sur les muscles, est une solution utilisée pour contourner certains dysfonctionnements du système neural. Le Projet DEMAR (DEambulation et Mouvement ARtificiel), dont les axes ont pour objectifs la compréhension et la quantification objective des désordres moteurs d'une part, et la recherche de solutions palliatives des déficiences motrices d'autre part, a développé en 2005 par le travail de thèse de Jean-Denis TECHER, un stimulateur électrique implantable. Afin de pourvoir contrôler ce système de stimulation en boucle fermée, nous avons développé les deux premiers étages d'une chaîne d'acquisition de signaux neurophysiologiques sensoriels. Ces étages sont l'électrode cuff multipolaire à distribution hexagonale et l'amplificateur faible-bruit à calcul de moyenne pondérée.