Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI. / Since several technological nodes, the scaling of Metal-Oxide-Semiconductor field effect transistors (MOSFET) alone is not sufficient to increase performances of integrated circuits. For numerical circuits beyond the 28 nm node, the planar architecture on bulk silicon has been discarded in favor of structures with fully depleted channels. Despite the advantage of such transistors (FinFET or planar Fully Depleted Silicon On Insulator FDSOI), the use and the optimization of mechanical stress in the channel remains mandatory. This study presents the integration of various fabrication processes allowing to stress planar MOSFET on SOI. The efficiency of stressed nitride layers (CESL), of SiGe epitaxially raised source/drain (RSD) regions, of strained silicon on insulator (sSOI) substrates as well as the effect of the channel orientation has been measured for gate lengths down to 14 nm. The integration of replacement metal gate (gate-last) has been developed on SOI. Particularly, the interest of this kind of gate for threshold voltage adjustment and for stress optimization has been studied. Finally, perspectives for the 10 nm node are presented. Mechanical simulations enabled to validate an innovative structure which transfers stress from a buried SiGe layer to the channel. Moreover, an integration based on sacrificial spacers (SIT) is presented. It enables to fabricate high density transistors on SOI.

Récemment, la course à la miniaturisation a vue sa progression ralentir à cause des défis technologiques qu’elle implique. Parmi ces obstacles, on trouve l’impact croissant de la variabilité local et process émanant de la complexité croissante du processus de fabrication et de la miniaturisation, en plus de la difficulté à réduire la longueur du canal. Afin de relever ces défis, de nouvelles architectures, très différentes de celle traditionnelle (bulk), ont été proposées. Cependant ces nouvelles architectures demandent plus d’efforts pour être industrialisées. L’augmentation de la complexité et du temps de développement requièrent de plus gros investissements financier. De fait il existe un besoin réel d’améliorer le développement et l’optimisation des dispositifs. Ce travail donne quelques pistes dans le but d’atteindre ces objectifs. L’idée, pour répondre au problème, est de réduire le nombre d’essai nécessaire pour trouver le processus de fabrication optimal. Le processus optimal est celui qui conduit à un dispositif dont les performances et leur dispersion atteignent les objectifs prédéfinis. L’idée développée dans cette thèse est de combiner l’outil TCAD et les modèles compacts dans le but de construire et calibrer ce que l’on appelle un PCM (Process Compact Model). Un PCM est un modèle analytique qui établit les liens entre les paramètres process et électriques du MOSFET. Il tire à la fois les bénéfices de la TCAD (puisqu’il relie directement les paramètres process aux paramètres électriques) et du modèle compact (puisque le modèle est analytique et donc rapide à calculer). Un PCM suffisamment prédictif et robuste peut être utilisé pour optimiser les performances et la variabilité globale du transistor grâce à un algorithme d’optimisation approprié. Cette approche est différente des méthodes de développement classiques qui font largement appel à l’expertise scientifique et à des essais successifs dans le but d’améliorer le dispositif. En effet cette approche apporte un cadre mathématique déterministe et robuste au problème.Le concept a été développé, testé et appliqué aux transistors 28 et 14 nm FD-SOI ainsi qu’aux simulations TCAD. Les résultats sont exposés ainsi que les recommandations nécessaires pour implémenter la technique à échelle industrielle. Certaines perspectives et applications sont de même suggérées. / Recently, the race for miniaturization has seen its growth slow because of technological challenges it entails. These barriers include the increasing impact of the local variability and processes from the increasing complexity of the manufacturing process and miniaturization, in addition to the difficult of reducing the channel length. To address these challenges, new architectures, very different from the traditional one (bulk), have been proposed. However these new architectures require more effort to be industrialized. Increasing complexity and development time require larger financial investments. In fact there is a real need to improve the development and optimization of devices. This work gives some tips in order to achieve these goals. The idea to address the problem is to reduce the number of trials required to find the optimal manufacturing process. The optimal process is one that results in a device whose performance and dispersion reach the predefined aims. The idea developed in this thesis is to combine TCAD tool and compact models in order to build and calibrate what is called PCM (Process Compact Model). PCM is an analytical model that establishes linkages between process and electrical parameters of the MOSFET. It takes both the benefits of TCAD (since it connects directly to the process parameters electrical parameters) and compact (since the model is analytic and therefore faster to calculate). A sufficiently robust predictive and PCM can be used to optimize performance and overall variability of the transistor through an appropriate optimization algorithm. This approach is different from traditional development methods that rely heavily on scientific expertise and successive tests in order to improve the system. Indeed this approach provides a deterministic and robust mathematical framework to the problem. The concept was developed, tested and applied to transistors 28 and 14 nm FD-SOI and to TCAD simulations. The results are presented and recommendations to implement it at industrial scale are provided. Some perspectives and applications are likewise suggested.

Avec la percée des téléphones portables et des tablettes numériques intégrant des fonctions avancées de traitement de l'information, une croissance exponentielle du marché des systèmes sur puce (SoC pour System On Chip en anglais) est attendue jusqu'en 2016. Ces systèmes, conçus dans les dernières technologies nanométriques, nécessitent des vitesses de fonctionnement très élevées pour offrir des performances incroyables, tout en consommant remarquablement peu. Cependant, concevoir de tels systèmes à l'échelle nanométrique présente de nombreux enjeux en raison de l'accentuation d'effets parasites avec la miniaturisation des transistors MOS sur silicium massif, rendant les circuits plus sensibles aux phénomènes de fluctuations des procédés de fabrication et moins efficaces énergétiquement. La technologie planaire complètement désertée (FD pour Fully depleted en anglais) SOI, offrant un meilleur contrôle du canal du transistor et une faible variabilité de sa tension de seuil grâce à un film de silicium mince et non dopé, apparaît comme une solution technologique très bien adaptée pour répondre aux besoins de ces dispositifs nomades alliant hautes performances et basse consommation. Cependant pour que cette technologie soit viable, il est impératif qu'elle réponde aux besoins des plateformes de conception basse consommation. Un des défis majeurs de l'état de l'art de la technologie planaire FDSOI est de fournir les différentes tensions de seuils (VT) requises pour la gestion de la consommation et de la vitesse. Le travail de recherche de thèse présenté dans ce mémoire a contribué à la mise en place d'une plateforme de conception multi-VT en technologie planaire FDSOI sur oxyde enterré mince (UTB pour Ultra Thin Buried oxide en anglais) pour les nœuds technologiques sub-32 nm. Pour cela, les éléments clefs des plateformes de conception basse consommation en technologie planaire sur silicium massif ont été identifiés. A la suite de cette analyse, différentes architectures de transistors MOS multi-VT FDSOI ont été développées. L'analyse au niveau des circuits numériques et mémoires élémentaires a permis de mettre en avant deux solutions fiables, efficaces et de faible complexité technologique. Les performances des solutions apportées ont été évaluées sur un chemin critique extrait du cœur de processeur ARM Cortex A9 et sur une cellule SRAM 6T haute densité (0,120 µm²). Egalement, une cellule SRAM à quatre transistors est proposée, démontrant la flexibilité au niveau conception des solutions proposées. Ce travail de recherche a donné lieu à de nombreuses publications, communications et brevets. Aujourd'hui, la majorité des résultats obtenus ont été transférés chez STMicroelectronics, où l'étude de leur industrialisation est en cours. / Driven by the strong growth of smartphone and tablet devices, an exponential growth for the mobile SoC market is forecasted up to 2016. These systems, designed in the latest nanometre technology, require very high speeds to deliver tremendous performances, while consuming remarkably little. However, designing such systems at the nanometre scale introduces many challenges due to the emphasis of parasitic phenomenon effects driven by the scaling of bulk MOSFETs, making circuits more sensitive to the manufacturing process fluctuations and less energy efficient. Undoped thin-film planar fully depleted silicon-on-insulator (FDSOI) devices are being investigated as an alternative to bulk devices in 28nm node and beyond, thanks to its excellent short-channel electrostatic control, low leakage currents and immunity to random dopant fluctuation. This compelling technology appears to meet the needs of nomadic devices, combining high performance and low power consumption. However, to be useful, it is essential that this technology is compatible with low operating power design platforms. A major challenge for this technology is to provide various device threshold voltages (VT), trading off power consumption and speed. The research work presented in this thesis has contributed to the development of a multi-VT design platform in FDSOI planar technology on thin buried oxide (UTB) for the 28nm and below technology nodes. In this framework, the key elements of the low power design platform in bulk planar technology have been studied. Based on this analysis, different architectures of FDSOI multi-VT MOSFETs have been developed. The analysis on the layout of elementary circuits, such as standard cells and SRAM cells, has put forward two reliable, efficient and low technological complexity multi- strategies. Finally, the performances of these solutions have been evaluated on a critical path extracted from the ARM Cortex A9 processor and a high-density 6T SRAM cell (0.120µm²). Also, an SRAM cell with four transistors has been proposed, highlighting the design flexibility brought by these solutions. This thesis has resulted in many publications, communications and patents. Today, the majority of the results obtained have been transferred to STMicroelectronics, where the industrialization is in progress.

Le projet de thèse porte sur l'oscillateur harmonique; l'oscillateur dépend du signal de fréquence fondamentale à 25 GHz, qui est amplifié à l'aide d'un LNA et d'un amplificateur de puissance afin de générer un troisième signal harmonique à 75 GHz en sortie et de faire une contre-réaction du signal fondamental afin d'assurer la continuité de l'oscillation. Un diplexeur est utilisé pour séparer les deux fréquences à l’étage de sortie, en tenant compte de l’amélioration de la puissance de sortie, du bruit de phase et de l’efficacité de puissance ajoutée PAE à la fréquence candidate de l’application 5G. La technologie de transistor choisie est le FDSOI 28 nm de STMicroelectronics. / The PhD project is about harmonic oscillator; the oscillator depends on the fundamental frequency signal at 25 GHz which is amplified using an LNA and power amplifier in order to generate third harmonic signal at 75 GHz at the output, and feedback the fundamental signal to ensure the continuity of the oscillation. A diplexer is used to separate between both frequencies at the output stage, taking in consideration the improvement of the output power, phase noise, and the power added efficiency PAE at the candidate frequency of 5G application. The transistor technology chosen is the 28nm FDSOI from the STMicroelectronics.

This master thesis was part of a project at the Acreo Swedish ICT AB to investigate the 28 nm FDSOI CMOS process technology for the LTE front-end application. The project has resulted in a chip that contains different test circuits such as power amplifier (PA), mixer, low noise amplifier (LNA), RF power switch, and a receiver front-end. This thesis presents the evaluation of the RF power switch. At first, a stand-alone six-stacked single pole single throw (SPST) RF power switch was designed according to Rascher, and then it was modified to single pole double throw (SPDT) RF power switch according to the requirements of the project. This report presents an overview of the FDSOI CMOS process, basic theory of the RF switch, and the evaluation techniques. The post-simulation results showed that with the proper substrate biasing and matching (50 Ω), the RF switch will provide 2.5 dB insertion loss (IL) up to 27 dBm input power and over 30 dB isolation with 30 dBm input power at 2 GHz. / Detta examensarbete har varit en del av ett projekt på Acreo Swedish ICT AB för att undersöka 28 nm FDSOI CMOS teknik för LTE front-end tillämpningar. Projektet har resulterat i ett chip som innehåller olika testkretsar: effektförstärkare, mixer, RF-effektomkoppare, LNA, och en mottagarfront-end. Denna avhandling presenterar en utvärdering av RF-omkopplaren. En SPST RF-omkopplare med sex staplade transistor konstruerades enligt Rascher. Sedan modifierades konstruktionen till en SPDT-omkoppare i enlighet med kraven för projektet. Denna rapport presenterar en översikt över FDSOI CMOS-tekniken, grundläggande teori för en RF switch samt utvärderingsmetoder. Simuleringsresultaten visade att med rätt substratbiasering och matchning (50 Ω), så ger RF-omkopplaren 2,5 dB förlust (IL) på upp till 27 dBm ineffekt och över 30 dB isolering med 30 dBm ineffekt vid 2 GHz.

La récupération d’énergie est un thème de recherche prometteur qui explore un large éventail de sources. Parmi ces sources, on trouve l’énergie mécanique, thermique, électromagnétique, etc. Cette thèse se propose d’explorer des solutions techniques de récupération de l’énergie électromagnétique ambiante. Ce type d’énergie offre une belle opportunité pour participer à l’alimentation, partielle ou complète, d’un système de communication sans fil à basse consommation. Beaucoup d’applications intéressantes telles que les réseaux de capteurs sans fil (WSN), assurant ainsi l’IoT (internet of things), dans le domaine médical et dans la sécurité, sont dotés d’une antenne. Or cette antenne qui est un composant passif volumineux n’est utilisée qu’une faible fraction du temps pour les seules communications. Dans le cadre de la récupération d’énergie RF, l’idée est de mettre à profit ce composant pour glaner l’énergie électromagnétique ambiante, malgré la faible puissance récupérée. Associée à l’antenne, la récupération d’énergie RF est basée sur la mise en œuvre de diodes en redresseurs. Dans ce manuscrit, des diodes intégrées issues d’une technologie moderne : FDSOI 28 nm sont utilisées.A l’issue de ces travaux, trois « runs » dont deux en technologie FDSOI ont pu être réalisés. Des convertisseurs d’énergie RF, du type Dickson, d’un et deux étages, ont été conçus et réalisés à l’aide de cette technologie, mesurés et même comparés à des convertisseurs RF-DC réalisés avec une autre technologie BiCMOS 55 nm. Les convertisseurs réalisés sont à l’état de l’art au niveau du rendement de conversion énergétique pour une puissance donnée de l’ordre de -20 dBm. La technologie FD-SOI offre un nouveau degré de liberté à l’aide de la polarisation de la grille arrière (BG : Back Gate). Cette polarisation du BG permet de modifier les paramètres de l’élément non-linéaire à la base de la conversion. Par ailleurs, une étude sur la réalisation d’une diode Schottky intégrée dans le processus de la FDSOI 28 nm a même été envisagée. A l’issue de ces premières expériences, une méthode d’optimisation de la conception de ces convertisseurs Dickson à partir d’un cahier des charges simplifiée, a été proposée. / Energy harvesting is a promising research theme which analyzes a wide range of sources for the application. These sources can be mechanical, thermal or electromagnetic, etc. Hereby, the work presented explores technical solutions for ambient electromagnetic energy harvesting. Electromagnetic energy is capable of partly or completely supplying energy to low-power wireless communication systems. Many interesting applications are feasible, such as, wireless sensor networks (WSN) ensuring IoT (Internet-of-Things), in the medical field, security, by using equipments containing an antenna. However, the antenna is a voluminous passive component which is utilized merely for a fraction of the time, i.e., just for communications. The underlying idea of RF energy harvesting is to use the antenna to harvest the ambient electromagnetic energy, despite the low power recovered. Associated with the antenna, the RF energy harvesting is based on implementing diodes in rectifiers. In this manuscript, integrated diodes from modern technology: FD-SOI 28 nm are studied.In this work, three run for RF energy harvesting are designed. Two of them are realized in FD-SOI technology. One and two stage Dickson rectifiers for RF energy harvesting using FD-SOI are designed, characterized, measured and compared to RF-DC converters made with 55nm BiCMOS technology. These rectifiers are state-of-the-art in terms of the power conversion efficiency for a given power of the order of -20 dBm. Furthermore, FD-SOI technology offers a new degree of freedom with the back gate polarization (BG). This polarization of the BG makes it viable to change the parameters of the non-linear elements at the base of the conversion. Moreover, an investigation of integrated Schottky diodes using FDSOI 28 nm is presented. At the end of these experiments, a method of optimizing of the design of these Dickson converters based on simplified specifications is proposed.

Dans un contexte de réduction des tailles de transistors dans les technologies CMOS très avancées entraînant la réduction des tensions d’alimentation et par conséquent des dynamiques disponibles pour la représentation des signaux analogiques, ce travail de thèse vise à proposer une alternative à la représentation des données dans le domaine de l’amplitude. La solution qui a été retenue est une représentation de la donnée dans le domaine temporel.Dans ce manuscrit nous étudions à la fois la conversion d’une donnée analogique dans le domaine temporel via, notamment, un convertisseur analogique numérique basé sur un oscillateur contrôlé en tension mais aussi les possibilités de calculs sur des signaux supports d’une information déjàcodée dans le domaine temporel.Nous proposons à l’issu de ce travail à la fois une méthode pour numériser une information temporel afin de pouvoir effectuer des calculs complexes avec, une méthode « d’extraction du résidu » pour améliorer les performances d’un VCO-based ADC en termes de résolution par rapport à la bande passante et une architecture de « convertisseur hybride » permettant d’adapter sonfonctionnement entre un mode dégradé asynchrone et peu consommant et un mode performant synchrone et plus gourmand en énergie tout en mettant en avant le potentiel de ces solutions au travers de simulations dont les modèles se basent sur la technologie CMOS FDSOI en 28 nm. / Advanced CMOS nodes trend to reduce the size of transistors hence reducing the power supply voltages and consequently available dynamics for the representation of analog signals. This work aims at proposing a data representation alternative which is usually done by an amplitude value. The chosen solution is to use a time-domain representation.In this thesis, we study both the use of a VCO-based ADC to convert an analog data into a time-domain one and a calculating method using data already encoded into the time domain.The three pillars of this thesis are a method to digitize a time-domain data so as to do more complex calculations, a method with a « residue extraction » allowing us to improve VCO-based ADCs performance in terms of resolution for a given bandwidth and an innovative architecture of a hybrid ADC which can adjust its operation switching between an asynchronous low-performance mode (which is a low power mode) and a synchronous high-performance mode (which is more energy consuming). The potential of these methods is pointed out by means of simulations that mimic the behavior of the 28 nm FDSOI CMOS technology.

L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.

A l’heure où la miniaturisation des technologies CMOS sur substrat massif atteint des limites, la technologie FDSOI (silicium sur isolant totalement déserté) s’impose comme une alternative pour l’industrie en raison de ses meilleures performances. Dans cette technologie, l’utilisation d’un substrat SOI ultramince améliore le comportement des transistors MOSFETs et garantit leur intégrité électrostatique pour des dimensions en deçà de 28nm. Afin de lui intégrer de nouvelles fonctionnalités, il devient nécessaire de développer des applications dites « haute tension » comme les convertisseurs DC/DC, les régulateurs de tension ou encore les amplificateurs de puissance. Cependant les composants standards de la technologie CMOS ne sont pas capables de fonctionner sous les hautes tensions requises. Pour répondre à cette limitation, ces travaux portent sur le développement et l’étude de transistors MOS haute tension en technologie FDSOI. Plusieurs solutions sont étudiées à l’aide de simulations numériques et de caractérisations électriques : l’hybridation du substrat (gravure localisée de l’oxyde enterré) et la transposition sur le film mince. Une architecture innovante sur SOI, le Dual Gound Plane EDMOS, est alors proposée, caractérisée et modélisée. Cette architecture repose sur la polarisation d’une seconde grille arrière pour offrir un compromis RON.S/BV prometteur pour les applications visées. / Nowadays the scaling of bulk silicon CMOS technologies is reaching physical limits. In this context, the FDSOI technology (fully depleted silicon-on-insulator) becomes an alternative for the industry because of its superior performances. The use of an ultra-thin SOI substrate provides an improvement of the MOSFETs behaviour and guarantees their electrostatic integrity for devices of 28nm and below. The development of high-voltage applications such DC/DC converters, voltage regulators and power amplifiers become necessary to integrate new functionalities in the technology. However, the standard devices are not designed to handle such high voltages. To overcome this limitation, this work is focused on the design of a high voltage MOSFET in FDSOI. Through simulations and electrical characterizations, we are exploring several solutions such as the hybridization of the SOI substrate (local opening of the buried oxide) or the implementation in the silicon film. An innovative architecture on SOI, the Dual Ground Plane EDMOS, is proposed, characterized and modelled. It relies on the biasing of a dedicated ground plane introduced below the device to offer promising RON.S/BV trade-off for the targeted applications.

Parmi les plus important dispositifs pour l'industrie des semi-conducteurs, le transistor “Metal Oxide Semiconductor Field-Effect Transistor” (MOSFET) est largement utilisé pour le développement d'un grand nombre d'applications électroniques. La miniaturisation de ces dispositifs MOSFET a été un processus très efficace pour améliorer la performance de la technologie “Complementary Metal-Oxide Semiconductor” (CMOS). La mise à l'échelle des transistors selon “scaling rules” a permis l'amélioration des performances jusqu'à nœud technologique 90 nm, mais la diminution continue des dimensions MOSFET fait face à des limitations physiques et économiques. Afin de surmonter ces limitations et de parvenir à l'exigence de performance, plusieurs “boosters” ont été explorées par l’industrie des semi-conducteurs, notamment l'utilisation de dispositifs efficaces tel que "Fully Depleted Silicon On Insulator" (FDSOI), dont l'architecture a été choisie pour être explorée dans ce travail.Pour la technologie CMOS ultime, la modélisation fiable du transport électronique est une préoccupation majeure. Ce travail de thèse vise à améliorer la modélisation de dispositifs ultimes FDSOI, concentré sur le transport des porteurs. Dans ce scénario, “Technological Computer-Aided Design” (TCAD) basé sur des modèles Densité-Gradient et de Dérive-Diffusion se présente comme un outil rapide et puissant pour soutenir le développement technologique dans le secteur technologique. Cependant, nous avons montré que leur précision pour prédire les nœuds avancés est souvent douteuse. Afin de surmonter ce problème, nous avons présenté un outil de simulation à deux dimensions (UTOXPP) basé sur des modèles physiques et qui est implementé sur une efficace architecture C++ avec une bonne interface graphique. Au moyen de la méthode Finite-Difference, nous décrivons une stratégie de modélisation complète pour les parties les plus importantes de ce outil, à savoir 1.5D Poisson-Schrödinger, Quantum Drift-Diffusion et les modèles de mobilité de la formulation Kubo-Greenwood et de la fonction de Green hors equilibrium (NEGF). Les résultats de simulation ont montré l'efficacité de UTOXPP pour résoudre les effets quantiques à la fois pour la distribution de charge et également pour le transport des dispositifs choisis. L'objectif de ce travail de thèse a été réalisée puisque UTOXPP se montré capable de fournir des résultats fiables et rapides pour les nœuds avancés, raison d'être un excellent choix pour l'usage quotidien dans la industrie. / One of the most important device for semiconductor industry nowadays is the Metal Oxide Semiconductor Field-Effect Transistor (MOSFET) which is hugely applied in the development of a vast number of electronic applications. The downscaling of MOSFET geometry has been a very successful process to improve the performances of Complementary Metal-Oxide Semiconductor (CMOS) devices. The scaling of transistors dimensions according to scaling rules enabled the performance improvements up to the 90 nm technology node, but the continuous shrinking of MOSFET dimensions faces both physical and economical limitations. In order to overcome these limitations and achieve the performance requirement, several “boosters” have been explored by the semiconductor industries, notably the use of alternative device structures such as “Fully Depleted Silicon On Insulator” (FDSOI), whose architecture has been chosen to be explored in this work.For advanced CMOS technology, robust and predictive electronic transport modeling is a major concern. This PhD work intended to improve the device modeling for ultimate FDSOI devices, with a particular focus on carrier transport. In this scenario, Technological Computer-Aided Design (TCAD) based on Density-Gradient and Drift-Diffusion models arise as a fast and powerful tool to support the technological development within the industry, however we have shown that their accuracy for predicting advanced nodes is often doubtful. In order to overcome this issue, we presented a two-dimensional simulation tool (UTOXPP) based on physical models which makes use of state of the art C++ architecture and accounts for a complete and friendly GUI. By means of Finite-Difference method, we describe a complete modeling strategy for the most important parts of the solver, namely 1.5D Poisson-Schrödinger, Quantum Drift-Diffusion and the mobility models from Kubo-Greenwood formulation and Nonequilibrium Green’s function (NEGF). Simulation results showed the efficiency of UTOXPP for solving electrostatics and the quantum effects for both carrier distribution and transport for the given devices. The objective of this PhD work has been achieved as UTOXPP delivers reliable results for advanced nodes in a timely manner, being an excellent choice for the industrial daily use.