L'objectif de cette étude est de fournir des éléments d'évaluation des futures technologies CMOS au niveau circuit. Dans ce but, des kits de conception prédictifs sont élaborés. Ces kits reposent sur la modélisation prédictive des futurs dispositifs et des interconnexions, ainsi que sur le paramétrage des outils nécessaires au déroulement d'un flot digital dans le cadre de futures technologies. Les résultats des évaluations réalisées grâce à ces kits mettent en évidence une augmentation drastique des délais d'interconnexion laissant augurer d'importants problèmes d'ajout de répéteurs pour les futurs circuits. A court terme (32nm), l'évaluation réalisée dans le cadre d'un flot digital entièrement prédictif montre que les problèmes posés par les délais d'interconnexion ne semblent pas encore jouer un rôle important pour les blocs de faible dimension. Concernant la variabilité des dispositifs, qui affecte tout particulièrement les circuits de type mémoires SRAM, une stagnation à des niveaux non acceptables est observée pour les technologies futures. Cependant, à court terme, des solutions consistant à utiliser des dispositifs faiblement dopés sont identifiées. L'intérêt d'une nouvelle mémoire SRAM, dont le principe réside dans l'utilisation de dispositifs faiblement dopés seulement pour les transistors NMOS, est également démontré.

L'intégration de diélectriques High- k dans les empilements de grille des transistors a fait naître des problèmes de fiabilité complexes. A cela vient s'ajouter, en vue des technologies sub-32nm planaires, de nouvelles problématiques liées à l'utilisation de substrats silicium sur isolant complètement désertés FDSOI. En effet, l'intégration d'un oxyde enterré sous le film de silicium va modifier électrostatique de la structure et faire apparaître une nouvelle interface Si/SiO2 sujette à d'éventuelles dégradations. Ce manuscrit présente différentes méthodes de caractérisation électrique ainsi que différentes études de fiabilité des dispositifs FDSOI intégrants des empilements High- /grille métallique. Dans un premier temps, une étude complète du couplage électrostatique dans des structures FDSOI est réalisée, permettant de mieux appréhender l'effet d'une tension en face arrière sur les caractéristiques électriques des dispositifs. Différentes méthodes de caractérisation des pièges d'interface sont ensuite présentées et adaptées, lorsque possible, au cas spécifique du FDSOI, où les défauts entre le film de silicium et l'oxyde enterré doivent être pris en compte. Enfin, différentes études de fiabilité sont présentées, des phénomènes de PBTI et de NBTI sur des dispositifs à canaux longs aux phénomènes propres aux dispositifs de petite dimension, tels que l'impact des porteurs chauds dans des structures FDSOI à film ultra fins et les effets d'augmentation de tension de seuil lorsque les largeurs de grille diminuent.

La qualité du transport électronique est l'une des clés permettant de soutenir la progression des performances pour les futures générations de composants. De très nombreux facteurs, comme le choix de l'isolant et du métal de grille, le matériau de canal ou la présence de contraintes mécaniques, affectent de façon négative ou positive ces propriétés de transport. L'épaisseur du canal, qui atteint des dimensions nanométriques joue également un rôle : interactions avec les interfaces, fluctuations d'épaisseurs, effets de couplage électrostatique ou quantique entre ces interfaces. Il est probable que des mécanismes d'interaction associés à la proximité des zones surdopées de source et de drain puissent également intervenir. A ces dimensions, on s'attend à observer des phénomènes de transport hors d'équilibre, voire balistique, qui peuvent remettre en question la validité des paramètres utilisés pour caractériser le transport. Donc avec l'avancement de la technologie, il devient nécessaire de faire évoluer les modèles de transport et les paramètres afin de mieux expliquer le fonctionnement du MOSFET. Cette thèse se concentre sur la compréhension des modèles de transport existants et des méthodes d'extraction pour les noeuds technologiques actuels et futures. Les modèles de transport et les méthodes d'extraction de paramètres en régime linéaire et de saturation ont été explorés au cours de cette thèse. L'impact de la résistance série, qui est une fonction de la tension de grille, dans les MOSFET avancés est pris en compte et une nouvelle méthode d'extraction améliorée a été développée dans le régime linéaire. Des mesures à basse température ont été utilisées en régime linéaire pour l'extraction des mécanismes de diffusion en utilisant le modèle de mobilité. Une nouvelle méthode de correction pour le courant de drain dans le régime de saturation pour les MOSFET canal court est développée en utilisant les mesures à basse température. Cela permet de corriger du DIBL ainsi que des effets de " self heating ". Le modèle de saturation de vitesse et la méthode d'extraction associée sont explorés dans le régime de saturation et sont étudiés en fonction de la température et de la longueur de canal. Les modèles balistique et quasi-balistique avec le concept de la " kT layer " en régime de saturation sont également étudiés pour les noeuds sub 32 nm. Mesurer la magnétorésistance offre des perspectives prometteuses pour les dispositifs à canal court et permettant d'extraire directement la mobilité, sans la nécessité de la connaissance des dimensions du canal. Un modèle analytique pour la magnétorésistance est développé dans le cadre des noeuds technologiques sub 32 nm pour les modèles de transport balistique et quasi-balistique. La mesure de la magnétorésistance est explorée dans la région de saturation pour la première fois jusqu'à 50 nm sur les MOSFET " bulk " afin de comprendre l'applicabilité de cette méthode d'extraction à ce régime. Enfin les dispositifs bulk+ FDSON, FinFET, et GAA sont caractérisés en fonction de la température et les mécanismes de transport dans ces nouveaux dispositifs sont étudiés jusqu'à 35 nm (FinFET). En outre, le paramètre de champ effectif η est extrait pour les dispositifs sSOI. On trouve qu'il est différent du cas " bulk " comme c'était le cas pour les résultats obtenues sur bulk contraint et FDSOI. Cela est interprété par la rugosité de surface et la diffusion des phonons en raison de l'occupation préférentielle de la sous la bande fondamentale dans ces dispositifs avancés.

Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI.

Cette thèse porte sur la conception et le test des premiers circuits CMOS auto-adaptatifs nanométriques dédiés aux applications automobiles, avioniques et aérospatiales, dans des environnements à forte contrainte car soumis à des compromis entre vitesse (performance), consommation (Low Power) et vieillissement (Wearout). Des solutions innovantes ont été développées avec des boucles de régulation dynamiques pour optimiser la consommation des différents éléments (niveau de conception) et des blocs (système), tout en assurant leur bon fonctionnement. La validation des solutions a été réalisée étape par étape dans la chaîne de conception, en se concentrant d'abord sur le développement d'un premier démonstrateur en technologie CMOS (M40) 40 nm pour les applications automobiles de STMicroelectronics. Différentes manières d'anticiper les erreurs ont été comparées en conservant la détection de retard IS2M dans les chemins critiques. Une modélisation théorique des boucles de contrôle a abouti à un outil de simulation basé sur des chaînes de Markov discrètes dans le temps (DTMC). Cette modélisation a été confrontée avec succès à des mesures de silicium démontrant que les solutions sélectionnées offraient une réduction de la puissance consommée par 2 avec des performances et une fiabilité égales. Dans la dernière partie, les solutions proposees sont testees sur un demonstrateur CMOS FDSOI 28nm, afin de valider la pertinence de l'adaptation dynamique (D-ABB) dans les tensions d'alimentation et de face. / This thesis deals with the design and testing of the first self-adaptive nanoscale CMOS circuits dedicated to automotive, avionics and aerospace applications, under high stress environment because they are subject to the trade-off between speed (performance), consumption (Low Power) and aging (Wearout). Innovative solutions have been developed with dynamic control loops to optimize the consumption of the various elements (design level) and blocks (system), while ensuring their smooth operation. Validation of solutions has been achieved step by step in the design chain, focusing first on the development of a first demonstrator in 40nm CMOS (M40) technology for automotive applications from STMicroelectronics. Various ways of anticipating errors were compared by retaining the IS2M (adjustable time window) delay detection in critical paths as the most efficient for optimization solutions. A theoretical modeling of the control loops has resulted in a simulation tool based on time discrete Markov chains (DTMC). This modeling was successfully confronted with silicon measurements demonstrating that the solutions selected offered a reduction in the power consumed by 2 with equal performance and reliability. In the last part, the high-level hierarchical modeling was applied on several systems / products of 28nm FDSOI CMOS nodes (28FD), in order to validate the relevance of the dynamic adaptation (D-ABB) in supply and face voltages. (VDD, VB). This allowed to prove the validity of the complete methodology by arriving at the precise statistical prediction of the reliability integrating the whole performance-consumption value chain using the advanced simulations.

Pour augmenter les performances des MOSFET, il est indispensable de comprendre les différents phénomènes physiques qui dégradent la mobilité apparente des électrons et trous traversant le canal et qui limitent l’amélioration obtenue par réduction de sa longueur. Pour cela, une étude précise du transport par des simulations Monte-Carlo a été effectuée. Cette méthode de simulation semi-classique permet de résoudre l’équation de transport de Boltzmann en prenant en compte à la fois le régime quasi-balistique, les interactions avec les phonons, les impuretés ionisées, la rugosité de surface, et le confinement quantique, par génération aléatoire des électrons et de leurs interactions, décrites selon les lois de la mécanique quantique.Un modèle simple de mobilité a alors pu être établi et validé par les simulations. Il est basé sur trois paramètres importants : la mobilité à canal long, la résistance d’accès et la résistance balistique. Ce modèle de mobilité s’est avéré compatible avec des résultats expérimentaux, ce qui suggère que la résistance d’accès est déterminante dans la réduction de mobilité apparente.Par ailleurs, la contribution du transport balistique dans la mobilité a été calculée en tenant compte précisément du confinement quantique et des fonctions de distribution des différentes sous-bandes, ce qui a ainsi permis d’améliorer le modèle de mobilité apparente de Shur qui sous-estime (d’environ 50 Ω.µm) la résistance balistique. Cette résistance balistique est inférieure à la résistance d’accès mais elle pourrait avoir une incidence sur les dispositifs ultimes. / To improve the MOSFET performances, it is necessary to understand the physical phenomena contributing to the apparent mobility of electrons and holes crossing the channel, and limiting the improvement obtained by reducing the channel length. Therefore, a precise study of transport using Monte Carlo simulations was performed. This semi-classical simulation method allows for solving the Boltzmann transport equation, taking into account the quasi-ballistic regime, phonon and Coulomb scattering, surface roughness, as well as the quantum confinement, by randomly generating electrons and their scattering events described by the laws of quantum mechanics.A simple mobility model has been established and validated by the simulations. It is based upon three important parameters: the long channel mobility, the access resistance, and ballistic resistance. This mobility model proved compatible with experimental results, suggesting that the access resistance is determining in the apparent mobility reduction.By the way, the ballistic transport contribution in the mobility was calculated by taking into account the quantum confinement accurately and the distribution functions of the different subbands, allowing for an improvement of Shur’s apparent mobility model, which underestimates (of about 50 Ω.µm) the ballistic resistance. The latter is lower than the access resistance but it could have an incidence on the ultimate devices.Keywords: MOSFET, FDSOI, mobility degradation, analytical model, contact resistance, ballistic, multi-subband Monte Carlo, simulation.

En exploitant la fonction d’amplification intrinsèque fournie par les transistors UTBB FDSOI, nous avons présenté des ISFET ultra sensibles. L'intégration de la fonctionnalité de détection a été réalisée en back end of line (BEOL), ce qui offre les avantages d'une fiabilité et d'une durée de vie accrues du capteur, d'une compatibilité avec le processus CMOS standard et d'une possibilité d'intégration d'un circuit diviseur capacitif. Le fonctionnement des MOSFETs, sans une polarisation appropriée de la grille avant, les rend vulnérables aux effets de grilles flottantes indésirables. Le circuit diviseur capacitif résout ce problème en polarisant la grille avant tout en maintenant la fonctionnalité de détection sur la même grille par un couplage capacitif au métal commun du BEOL. Par conséquent, le potentiel au niveau du métal BEOL est une somme pondérée du potentiel de surface au niveau de la grille de détection et de la polarisation appliquée au niveau de la grille de contrôle. Le capteur proposé est modélisé et simulé à l'aide de TCAD-Sentaurus. Un modèle mathématique complet a été développé. Il fournit la réponse du capteur en fonction du pH de la solution (entrée du capteur) et des paramètres de conception du circuit diviseur capacitif et du transistor UTBB FDSOI. Dans ce cas, des résultats cohérents ont été obtenus des travaux de modélisation et de simulation, avec une sensibilité attendue de 780 mV / pH correspondant à un film de détection ayant une réponse de Nernst. La modélisation et la simulation du capteur proposé ont également été validées par une fabrication et une caractérisation du capteur de pH à grille étendue avec validation de son concept. Ces capteurs ont été développés par un traitement séparé du composant de détection de pH, qui est connecté électriquement au transistor uniquement lors de la caractérisation du capteur. Ceci permet une réalisation plus rapide et plus simple du capteur sans avoir besoin de masques et de motifs par lithographie. Les capteurs à grille étendue ont présenté une sensibilité de 475 mV/pH, ce qui est supérieur aux ISFET de faible puissance de l'état de l’art. Enfin, l’intégration de la fonctionnalité de détection directement dans le BEOL des dispositifs FDSOI UTBB a été poursuivie. Une sensibilité expérimentale de 730 mV/pH a été obtenue, ce qui confirme le modèle mathématique et la réponse simulée. Cette valeur est 12 fois supérieure à la limite de Nernst et supérieure aux capteurs de l'état de l’art. Les capteurs sont également évalués pour la stabilité, la résolution, l'hystérésis et la dérive dans lesquels d'excellentes performances sont démontrées. / Exploiting the intrinsic amplification feature provided by UTBB FDSOI transistors, we demonstrated ultrahigh sensitive ISFETs. Integration of the sensing functionality was made in the BEOL which gives the benefits of increased reliability and life time of the sensor, compatibility with the standard CMOS process, and possibility for embedding a capacitive divider circuit. Operation of the MOSFETs without a proper front gate bias makes them vulnerable for undesired floating body effects. The capacitive divider circuit addresses these issues by biasing the front gate simultaneously with the sensing functionality at the same gate through capacitive coupling to a common BEOL metal. Therefore, the potential at the BEOL metal would be a weighted sum of the surface potential at the sensing gate and the applied bias at the control gate. The proposed sensor is modeled and simulated using TCAD-Sentaurus. A complete mathematical model is developed which provides the output of the sensor as a function of the solution pH (input to the sensor), and the design parameters of the capacitive divider circuit and the UTBB FDSOI transistor. In that case, consistent results have been obtained from the modeling and simulation works, with an expected sensitivity of 780 mV/pH corresponding to a sensing film having Nernst response. The modeling and simulation of the proposed sensor was further validated by a proof of concept extended gate pH sensor fabrication and characterization. These sensors were developed by a separated processing of just the pH sensing component, which is electrically connected to the transistor only during characterization of the sensor. This provides faster and simpler realization of the sensor without the need for masks and patterning by lithography. The extended gate sensors showed 475 mV/pH sensitivity which is superior to state of the art low power ISFETs. Finally, integration of the sensing functionality directly in the BEOL of the UTBB FDSOI devices was pursued. An experimental sensitivity of 730 mV/pH is obtained which is consistent with the mathematical model and the simulated response. This is more than 12-times higher than the Nernst limit, and superior to state of the art sensors. Sensors are also evaluated for stability, resolution, hysteresis, and drift in which excellent performances are demonstrated.

Avec la percée des téléphones portables et des tablettes numériques intégrant des fonctions avancées de traitement de l'information, une croissance exponentielle du marché des systèmes sur puce (SoC pour System On Chip en anglais) est attendue jusqu'en 2016. Ces systèmes, conçus dans les dernières technologies nanométriques, nécessitent des vitesses de fonctionnement très élevées pour offrir des performances incroyables, tout en consommant remarquablement peu. Cependant, concevoir de tels systèmes à l'échelle nanométrique présente de nombreux enjeux en raison de l'accentuation d'effets parasites avec la miniaturisation des transistors MOS sur silicium massif, rendant les circuits plus sensibles aux phénomènes de fluctuations des procédés de fabrication et moins efficaces énergétiquement. La technologie planaire complètement désertée (FD pour Fully depleted en anglais) SOI, offrant un meilleur contrôle du canal du transistor et une faible variabilité de sa tension de seuil grâce à un film de silicium mince et non dopé, apparaît comme une solution technologique très bien adaptée pour répondre aux besoins de ces dispositifs nomades alliant hautes performances et basse consommation. Cependant pour que cette technologie soit viable, il est impératif qu'elle réponde aux besoins des plateformes de conception basse consommation. Un des défis majeurs de l'état de l'art de la technologie planaire FDSOI est de fournir les différentes tensions de seuils (VT) requises pour la gestion de la consommation et de la vitesse. Le travail de recherche de thèse présenté dans ce mémoire a contribué à la mise en place d'une plateforme de conception multi-VT en technologie planaire FDSOI sur oxyde enterré mince (UTB pour Ultra Thin Buried oxide en anglais) pour les nœuds technologiques sub-32 nm. Pour cela, les éléments clefs des plateformes de conception basse consommation en technologie planaire sur silicium massif ont été identifiés. A la suite de cette analyse, différentes architectures de transistors MOS multi-VT FDSOI ont été développées. L'analyse au niveau des circuits numériques et mémoires élémentaires a permis de mettre en avant deux solutions fiables, efficaces et de faible complexité technologique. Les performances des solutions apportées ont été évaluées sur un chemin critique extrait du cœur de processeur ARM Cortex A9 et sur une cellule SRAM 6T haute densité (0,120 µm²). Egalement, une cellule SRAM à quatre transistors est proposée, démontrant la flexibilité au niveau conception des solutions proposées. Ce travail de recherche a donné lieu à de nombreuses publications, communications et brevets. Aujourd'hui, la majorité des résultats obtenus ont été transférés chez STMicroelectronics, où l'étude de leur industrialisation est en cours.

La réduction des dimensions des dispositifs CMOS (Complementary Metal Oxide Semiconductor) implique de nombreux défis dans la formation de jonctions. La recroissance par épitaxie en phase solide (SPER) à des températures inférieures à 600 °C est une technique attrayante dans la mesure où elle permet de réaliser des jonctions abruptes avec une forte concentration de dopants actifs et qui sont nécessaires pour les nœuds avancés tels que le 20 nm et au-delà. Dans ce manuscrit, on présente un modèle atomistique basé sur la méthode Monte-Carlo cinétique sur réseau (LKMC) afin de simuler la cinétique de SPER dans le silicium. Le modèle s'appuie sur la description phénoménologique des mécanismes microscopiques de recristallisation proposé par Drosd et Washburn dans [J. Appl. Phys. 53, 397 (1982)] en distinguant des événements {100}, {110} et {111} selon le plan local de recroissance et a été implémenté dans le simulateur MMonCa [Appl. Phys. Lett. 98, 233109 (2011)]. Il s'agit de la même base que le modèle de Martín-Bragado et Moroz [Appl. Phys. Lett. 95, 123123 (2009)] qui a été implémenté dans le simulateur commercial Synopsys SProcess KMC. Néanmoins, dans notre travail, la formation de macles lors des évènements {111} a été introduite ce qui a nécessité des changements importants dans l'implémentation. Le modèle a été calibré sur des résultats expérimentaux et permet de prédire l'anisotropie et la dépendance en température. En particulier, il a été utilisé afin d'expliquer la formation de zones défectueuses dans les dispositifs FDSOI à l'issue de la SPER à une température réduite. Le modèle LKMC a, en outre, été étendu dans le but d'inclure l'influence d'une contrainte non-hydrostatique et la recroissance accélérée du fait de la présence de dopants actifs. Les effets d'une contrainte non-hydrostatique ont été introduits en utilisant le concept de tenseur d'activation proposé par Aziz, Sabin et Lu dans [Phys. Rev. B 44, 9812 (1991)] et seulement quatre paramètres indépendants sont nécessaires. La présence de dopants ionisés cause une accélération de la vitesse de recroissance qui est attribué à un effet lié à la position du niveau de Fermi à l'interface amorphe/cristal. Un solveur 3D auto-cohérent de l'équation de Poisson avec le modèle de Thomas-Fermi a été implémenté et couplé avec le modèle LKMC afin de prendre en compte la courbure des bandes à l'interface amorphe/cristal. La correction phénoménologique de décalage du niveau de Fermi généralisé (GFLS) proposée par Williams et Elliman dans [Phys. Rev. Lett. 51, 1069 (1983)] a été utilisée pour modifier les fréquences de recristallisation des évènements microscopiques. Des simulations de la vitesse de recroissance en fonction de la température pour différentes concentrations de dopants ont montré un bon accord avec les données expérimentales. En résumé, dans ce manuscrit, un modèle unifié de SPER basé sur une approche LKMC est présentée. Il prend en compte l'influence de différents paramètres sur la cinétique de recroissance et ayant un intérêt technologique tels que la température, l'orientation cristalline, la contrainte et la présence de dopants. Le modèle est, en soi, tridimensionnel et permet donc d'explorer les phénomènes de recroissance impliquant plusieurs fronts de recristallisation et qui ont lieu lors du procédé de fabrication de dispositifs électroniques réels. / Complementary metal oxide semiconductor (CMOS) device scaling involves many technologicalchallenges in terms of junction formation. Solid phase epitaxial regrowth (SPER) at temperaturesbelow 600 ˝C is an attractive technique since it enables to form highly–activated andabrupt junctions that are required for advanced technology nodes such as 20 nm and beyond.In this manuscript, we present a comprehensive atomistic model relying on the lattice KineticMonte Carlo (LKMC) method to simulate SPER kinetics in silicon. The model is based onthe phenomenological description of the microscopic recrystallization mechanisms proposedby Drosd and Washburn in [J. Appl. Phys. 53, 397 (1982)] by distinguishing among {100},{110} and {111} events depending on the local regrowth plane and has been implemented inthe MMonCa simulator [Appl. Phys. Lett. 98, 233109 (2011)]. This is the same basis than theatomistic model of Martín–Bragado and Moroz proposed in [Appl. Phys. Lett. 95, 123123(2009)] and available in the Synopsys SProcess KMC commercial tool. Nevertheless, in ourwork the formation of twin configurations during {111} events has been incorporated givingrise to significant changes in the implementation. The model has been calibrated on single–directional SPER experiments and allows predicting the regrowth anisotropy and temperaturedependence. In particular, it has been used to explain the formation of defective regions inFDSOI devices annealed with a low processing temperature. In this work, the LKMC modelhas also been extended in order to include the influence of non–hystrostatic stress and dopant–enhanced regrowth that are technologically relevant. Non–hydrostatic stress effects have beenincorporated using the concept of activation strain tensor introduced by Aziz, Sabin and Luin [Phys. Rev. B 44, 9812 (1991)] and only four independent parameters are required. Thepresence of ionized dopants has been shown to cause an enhancement of the regrowth velocitywhich has been attributed to a Fermi level effect. A three–dimensional Thomas–Fermi–Poisson solver has been implemented and coupled with the LKMC model allowing to takeinto account the band bending at amorphous/crystalline interface. The phenomenological generalizedFermi level shifting (GFLS) correction proposed by Williams and Elliman in [Phys.Rev. Lett. 51, 1069 (1983)] has been used to modify the microscopic recrystallization rates.Simulations of the regrowth velocity as a function of temperature for different dopant concentrationshave shown a reasonable agreement with experimental data. In summary, in thismanuscript a unified SPER model relying on the LKMC approach is presented. It takes intoaccount various technologically relevant parameters influencing the regrowth kinetics such astemperature, crystalline orientation, stress and dopants. The model is per se three-dimensionaland can therefore be used to explore multi–directional regrowth phenomena that take place inreal electronic devices.

Les besoins en débit d’information à transmettre ne cessent de croitre. Aussi la généralisation des émetteurs-récepteurs large-bande implique l’intégration de solutions sur une technologie silicium CMOS afin que leur cout soit compatible avec une application grand public. Si l’intégration massive des traitements numériques est facilitée par les dernières technologies CMOS, la fonction de conversion analogique-numérique est quant à elle plus difficile. En effet, afin d’optimiser l’étage frontal analogique, le convertisseur analogique-numérique (CAN) doit répondre à des contraintes très fortes en termes de largeur de bande (de l’ordre du GHz) et de résolution (de 10 à 14bits). Les convertisseurs analogique-numérique basés sur l’entrelacement temporel (CAN-ET) connaissent un essor remarquable car ce sont aujourd’hui les seuls à pouvoir répondre aux deux contraintes énoncées ci-dessus. Cependant, cette structure de CAN reste sensible aux défauts d’appariement entre ses différentes voies de conversion et voit ses performances limitées par la présence de raies parasites liées à des erreurs statiques (offset et gain) et dynamiques (skew et bande passante). Pour réduire l’impact des erreurs dynamiques, nous avons implémenté une calibration mixte en technologie FD-SOI 28nm. Dans une première partie, un état de l’art portant sur les différentes techniques de minimisation et de compensations analogiques des erreurs de skew et bande passante est réalisé. A partir de cette étude, nous proposons différentes techniques analogiques pour compenser les d´esappariements de bande passante et de skew. Pour compenser le skew, nous profitons des avantages de la technologie FD-SOI en modulant fortement la tension de la face arrière d’un ou plusieurs transistor(s) d’ échantillonnage. Concernant l’erreur de bande passante, nous proposons d’ajuster la résistance équivalente du T/H en adaptant la résistance à l’état passant des transistors d’échantillonnage de cinq manières différentes. Pour définir parmi toutes les compensations proposées celle qui est la plus adaptée à nos besoins, nous comparons différents critères de performance. Après avoir identifié la meilleure compensation de skew et de bande passante, nous avons, dans une dernière partie, implémenté une calibration mixte des erreurs statiques et dynamiques o`u l’estimation numérique est basée sur la méthode des Moindres Carrés. / Data transmission requirements are ever more stringent, with respect to more throughput, less power consumption and reduced cost. The cable TV market is where broadband transceivers must continuously innovate to meet these requirements. In these transceivers, the analog front-end part must be adapted to meet the increasingly tighter specifications of the newest standards. A key bottleneck is the Analogto- Digital Converter (ADC), which must reach a sampling rate of several Gigasamples per second at effective conversion resolutions in the range of 10 to 14 bits. Among the possible choices, converters based on Time-Interleaving (TI-ADC) are experiencing remarkable growth, and today they appear to be the best candidates to rmeet the two constraints set out above. However, TI-ADCs are hampered by mismatches between its different conversion channels, which result in degraded performance due to the appearance of mismatch spurs in the frequency domain, arising both from static errors (gain and offset mismatch) and dynamic (skew and bandwidth) errors. To reduce these errors, we have investigated a mixeddomain calibration strategy for TI-ADCS in 28nm FDSOI technology. We strongly focused the analog compensation of dynamic errors. This report begins with a review of the state-of-theart w.r.t. the mismatch reduction and analog compensation techniques for both dynamic errors. Based on these results, we then introduce a variety of analog techniques aimed at compensating the bandwidth and skew mismatches. In order to compensate for the skew, we make the most of the FD-SOI technology by tightly regulating the voltage of the back gate of one or several sampling transistors. For the bandwidth error, we recommend that the T/H equivalent resistor be adjusted, adapting the on-resistor of the sampling transistors using up to five different techniques. Once the most appropriate skew and bandwidth compensations were identified, we ultimately implemented a mixed calibration of static and dynamic errors along with a digital calculation based upon the "Least- Squares" method.