Le transistor à effet tunnel bande à bande (TFET) est une architecture PIN à grille capable d’obtenir une pente sous le seuil inférieure à 60mV/dec à température ambiante, ce qui représente un avantage par rapport au MOSFET dans le cas d’applications basse consommation. L’objectif de cette thèse est d’étudier et de caractériser des TFETs fabriqués au CEA-LETI (sur substrats SOI avec les procédés standards CMOS), afin de comprendre et d’optimiser ces dispositifs. La première génération de TFETs a été réalisée en architecture planaire (FDSOI) et fournit une étude sur l’impact de l’hétérojonction canal source, de l’épaisseur du canal et de la température de recuit sur les performances. La seconde génération a été réalisée en architecture nanofil SiGe planaire, dont l’impact de la géométrie a été étudié en détail. Les mesures ont permis de valider l’injection par effet tunnel bande à bande, et les performances observées ont été comparées à la littérature et aux MOSFET. Par ailleurs, des caractérisations avancées ont également mené à une meilleure compréhension des caractéristiques de sortie courant-tension. Finalement, des mesures basse température nous avons confirmé la présence de défauts proches des jonctions (à l’origine des limitations de pente sous le seuil) et ainsi proposé des voies d’optimisation pour s’en affranchir. / Band to band tunneling field effect transistor (TFET) is a PIN-gated architecture able to reach sub 60mV/dec subthreshold slopes at room temperature, which is an advantage over MOSFET in low power applications. The objective of this thesis is to study and characterize TFETs fabricated in CEA-LETI using MOSFET SOI technology. The first generation of devices is realized on planar FDSOI technology, and studies the impact of source/channel heterojunction, channel thickness and annealing temperature on device performances. The second generation is planar SiGe nanowire architecture, with research focusing on the impact of the wire geometry. Through measurements we were able to prove the band to band tunneling injection, while the reported performances were compared with literature and with MOSFET. Furthermore, advanced characterizations led to a better understanding of the output characteristics. Through low temperature measurements we confirmed existence of defects close to the junctions (which cause slope degradation), as well as on which process steps to improve in the future.

La conception des dispositifs nanométriques CMOS apporte de nouveaux défis à la communauté TCAD. En effet, de nos jours, les améliorations des performances des transistors ne sont plus simplement dû à une simple diminution des dimensions des dispositifs, mais aussi à l'introduction de boosters de technologies tels que des nouvelles architectures (FDSOI, trigate), des oxydes de grille à forte permittivité, l'ingénierie de la contrainte ou de nouveaux matériaux de canal (Ge, III-V). Pour faire face à tous ces nouveaux défis technologiques, la modélisation TCAD (Technology Computer Aided Design) est un outil puissant pour guider le développement mais aussi pour réduire les coûts. Dans ce contexte, ce travail de thèse vise à améliorer la modélisation TCAD pour les technologies 28/14 et 10FDSOI, avec une attention particulière sur les impacts des contraintes mécaniques sur leurs performances. Dans un premier temps, les différents mécanismes impactant la mobilité des technologies FDSOI ont été étudiés en détail. Les modèles implémentés dans des outils de simulations avancés (NEGF, Multi subbands Monte Carlo, Kubo-Greenwood) sont étudiés, comparés et des développements du logiciel interne à STMicroelectronics (UTOXPP) sont proposés. Dans un second temps, une approche « top down » a été mis en place. Elle consiste à calibrer les modèles TCAD empiriques non pas sur des mesures mais sur des outils de simulations avancés (Kubo-Greenwood). Les modèles TCAD calibrés montrent de très bons accords avec les mesures de mobilité (split-CV) en variant la température, la polarisation du substrat et l’épaisseur de l’IL (Interfacial layer). Dans un troisième temps, les méthodes utilisées lors de cette thèse pour modéliser les contraintes induites par le procédé de fabrications sont décrites. Enfin, la dernière partie concerne la modélisation TCAD des technologies 28 et 14FDSOI. Des simulations mécaniques sont effectuées pour modéliser les profils de contraintes dans les transistors. Des solutions pour optimiser la configuration des contraintes dans le canal pour ces technologies sont proposées. / The design of nanoscale CMOS devices brings new challenges to TCAD community. Indeed, nowadays, CMOS performances improvements are not simply due to device scaling but also to the introduction of new technology “boosters” such as new transistors architectures (FDSOI, trigate), high-k dielectric gate stacks, stress engineering or new channel material (Ge, III-V). To face all these new technological challenges, Technology Computer Aided Design (TCAD) is a powerful tool to guide the development of advanced technologies but also to reduce development time and cost. In this context, this PhD work aimed at improving the modeling for 28/14 and 10FDSOI technologies, with a particular attention on mechanical strain impacts. In the first section, a summary of the main models implemented in state of the art device simulators is performed. The limitations and assumptions of these models are highlighted and developments of the in-house STMicroelectronics KG solvers are discussed. In the second section, a “top down” approach has been set-up. It has consisted in using advanced physical-based solvers as a reference for TCAD empirical models calibration. Calibrated TCAD reproduced accurately split-CV mobility measurements varying the temperature, the back bias and the Interfacial Layer (IL) thickness. The third section deals with a description of the methodologies used during this thesis to model stress induced by the process flow. Simulations are compared to nanobeam diffraction (NBD) strain measurements. The use and calibration of available TCAD models to efficiently model the impact of stress on mobility in a large range of stress (up to 2GPa) is also discussed in this section. The last part deals with TCAD modeling of advanced CMOS devices for 28/14 and 10FDSOI technology development. Mechanical simulations are performed to model the stress profile in transistors and several solutions to optimize the stress configuration in sSOI and SiGe-based devices have been presented.

L’architecture FDSOI (silicium sur isolant totalement déserté) permet une amélioration significative du comportement électrostatique des transistors MOSFETs pour les technologies avancées et est employée industriellement à partir du noeud 28 nm.L’implémentation de protections contre les décharges électrostatiques (ESD pour« Electro Static Discharge ») dans ces technologies reste un défi. Alors que l’approche standard repose sur l’hybridation du substrat SOI (gravure de l’oxyde enterré : BOX)permettant de fabriquer des dispositifs de puissance verticaux, nous nous intéressons ici à des structures dans lesquelles la conduction s’effectue latéralement, dans le film de silicium. Dans ces travaux, des approches alternatives utilisant des dispositifs innovants(Z²-FET et BBC-T) sont proposées. Leurs caractéristiques statiques, quasi-statiques et transitoires sont étudiées, par le biais de simulations TCAD et de caractérisations électriques. / FDSOI architecture (Fully Depleted Silicon On Insulator) allows a significantimprovement of the electrostatic behavior of the MOSFETs transistors for the advancedtechnologies. It is industrially employed from the 28 nm node. However, theimplementation of ESD (Electrostatic Discharges) protections in these technologies isstill a challenge. While the standard approach relies on SOI substrate hybridization (byetching the BOX (buried oxide)), allowing to fabricate vertical power devices, we focushere on structures where the current flows laterally, in the silicon film. In this work,alternative approaches using innovative devices (Z²-FET and BBC-T) are proposed. Theirstatic, quasi-static and transient characteristics are studied in detail, with TCADsimulations and electrical characterizations.

La course à la miniaturisation requiert l'introduction d'architectures de transistors innovantes enremplacement des technologies conventionnelles sur substrat de silicium. Ainsi la technologie UTBB-FDSOI permet d'améliorer notablement l'intégrité électrostatique et assure une transition progressive vers les structures 3D multigrilles. Ces dispositifs diffèrent des structures conventionnelles par la présence d'un oxyde enterré qui va non seulement modifier l'électrostatique mais également introduire une nouvelle interface de type Si/SiO2 sujette à d'éventuelles dégradations. Par ailleurs, la réduction des dimensions des transistors s'accompagne d'une augmentation de la dispersion des paramètres électriques. En parallèle, le vieillissement de ces transistors introduit une forme additionnelle de variabilité : la variabilité temporelle, qu'il convient d'intégrer à cette composante moyenne de dégradation. Ce travail de thèse est développé sur quatre chapitres, où nous nous intéressons dans le premier chapitre aux évolutions technologiques nécessaires pour passer des technologies CMOS standards (40LP, 28LP) à cette technologie UTBB-FDSOI. Puis dans le second chapitre, nous abordons la dégradation moyenne des transistors et l'impact de l'architecture sur la fiabilité des dispositifs, étudiés sur les mécanismes de dégradations NBTI et HCI. Le troisième chapitre donne au niveau transistor une description analytique et physique de la variabilité temporelle induite par le NBTI. Enfin, cette variabilité temporelle est intégrée au niveau cellules SRAM dans le quatrième chapitre afin de prédire les distributions des tensions minimums de fonctionnement (Vmin) des mémoires SRAM. / The classical CMOS structure is reaching its scaling limits at the 20nm node and innovative architectures of transistors are required to replace these conventional Bulk transistors. UTBB-FDSOI transistors can improve significantly the electrostatic integrity and ensure a smooth transition to 3D multi-gates devices that will be required for sub-10nm nodes. The main difference compared to conventional transistor is related to the integration of a buried oxide (BOX) underneath the silicon film. This latter impacts the electrostatic behavior of these devices and introduces an additional Si/SiO2 interface which may be degraded due to ageing. It is then necessary to evaluate its impact on the NBTI and HCI reliability mechanisms. Besides, transistor scaling leads to an increasing variability which translates into an increased dispersion of the electrical parameters of the transistors. Meanwhile, time dependent variability due to ageing needs to be added to the average degradation component. This PhD done in STMicroelectronics R&D center is divided into four chapters: in the first one, the main technological developments necessary to keep on sustaining Moore's law requirements resulting in the UTBBFDSOI structure introduction is discussed. Then in the second chapter the architecture impact on the average reliability mechanism is discussed at transistor and Ring Oscillators' levels. In the third chapter, the time dependent variability due to NBTI is described and compared to time-zero variability. Finally the last chapter focuses on the SRAM cells reliability and a method is developed to predict minimum operating voltage (Vmin) distributions of SRAM memory.

Selon l’esprit de la “loi de Moore” utilisant des techniques innovantes telles que l’intégration 3D et de nouvelles architectures d’appareils, le marché a également évolué pour commencer à imposer des exigences spécifiques aux composants, comme des appareils à faible consommation et à faible fuite, requis par l’Internet des objets (IoT) applications et périphériques hautes performances demandés par les applications 5-G et les centres de données. Ainsi, le secteur des semi-conducteurs s’est peu à peu laissé guider par les avancées technologiques, mais aussi par les applications.La réduction de la tension d’alimentation est encore plus importante pour les applications à faible puissance, comme dans l’IoT, cela est limité par la variabilité du périphérique. L’abaissement de la tension d’alimentation implique une marge réduite pour que les concepteurs gèrent la variabilité du dispositif. Cela nécessite un accès à des outils améliorés permettant aux concepteurs de prévoir la variabilité des périphériques et d’évaluer son effet sur les performances des leur conception, ainsi que des innovations technologiques permettant de réduire la variabilité des périphériques.Cette thèse se concentre dans la première partie et examine comment la variabilité du dispositif peut être modélisée avec précision et comment sa prévision peut être incluse dans les modèles compacts utilisés par les concepteurs dans leurs simulations SPICE. La thèse analyse d’abord la variabilité du dispositif dans les transistors FD-SOI avancés à l’aide de mesures directes. À l’échelle spatiale, en fonction de la distance entre les deux dispositifs considérés, la variabilité peut être classée en unités de fabrication intra-matrice, inter-matrice, inter-tranche, inter-lot ou même entre différentes usines de fabrication. Par souci de simplicité, toute la variabilité d’une même matrice peut être regroupée en tant que variabilité locale, tandis que d’autres en tant que variabilité globale. Enfin, entre deux dispositifs arbitraires, il y aura des contributions de la variabilité locale et globale, auquel cas il est plus facile de l’appeler la variabilité totale. Des stratégies de mesure dédiées sont développées à l’aide de structures de test spécialisées pour évaluer directement la variabilité à différentes échelles spatiales à l’aide de caractérisations C-V et I-V. L’effet de la variabilité est d’abord analysé sur des facteurs de qualité (FOM) sélectionnés et des paramètres de procédés extraits des courbes C-V et I-V, pour lesquels des méthodologies d’extraction de paramètres sont développées ou des méthodes existantes améliorées. Cette analyse aide à identifier la distribution des paramétres et les corrélations possibles présentes entre les paramètres.Ensuite, nous analysons la variabilité dépendante de la polarisation dans les courbes I-V et C-V. Pour cela, une métrique universelle, qui fonctionne quelle que soit l’échelle spatiale de la variabilité, est definée sur la base de l’analyse des appariement précédemment rapportée pour la variabilité locale. Cette thèse étend également cette approche à la variabilité globale et totale. L’analyse de l’ensemble des courbes permet de ne pas manquer certaines informations critiques dans une plage de polarisation particulière, qui n’apparaissaient pas dans les FOM sélectionnés.Une approche de modélisation satistique est utilisée pour modéliser la variabilité observée et identifier les sources de variations, en termes de sensibilité à chaque source de variabilité, en utilisant un modèle physique compact comme Leti-UTSOI. Le modèle compact est d’abord étalonné sur les courbes C-V et I-V dans différentes conditions de polarisation et géométries. L’analyse des FOM et de leurs corrélations a permis d’identifier les dépendances manquantes dans le modèle compact. Celles-ci ont également été incluses en apportant de petites modifications au modèle compact. / The ``Moore's Law'' has defined the advancement of the semi-conductor industry for almost half a century. The device dimensions have reduced with each new technology node, and the design community and the market for the semiconductor have always followed this advancement of the industry and created applications which took better advantage of these new devices. But during the past decade, with the device dimensions approaching the fundamental limits imposed by the materials, the pace of this scaling down of device dimensions has decreased. While the technology struggled to keep alive the spirit of ``Moore's Law'' using innovative techniques like 3-D integration and new device architectures, the market also evolved to start making specific demands on the devices, like low power, low leakage devices demanded by Internet of Things (IoT) applications and high performance devices demanded by 5-G and data centre applications. So the semiconductor industry has slowly moved away from being driven by technology advancement, and rather it is now being driven by applications.Increasing power dissipation is an unavoidable outcome of the scaling process, while also targeting higher frequency applications. Historically, this issue has been handled by replacing the basic transistors (BJTs by MOSFETs), freezing the operation frequency in the system, lowering supply voltage, etc. The reduction of supply voltage is even more important for low power applications like in IoT, but this is limited by the device variability. Lowering the supply voltage implies reduced margin for the designers to handle the device variability. This calls for access to improved tools for the designers to predict the variability in the devices and evaluate its effect on the performance of their design and innovations in technology to reduce the variability in the devices. This thesis concentrates in the first part, and evaluates how the device variability can be accurately modelled and how its prediction can be included in the compact models used by the designers in their SPICE simulations.At first the thesis analyses the device variability in advanced FD-SOI transistors using direct measurements. In the spatial scale, depending on the distance between the two devices being considered, the variability can be classified into intra-die, inter-die, inter-wafer, inter-lot or even between different fabs. For the sake of simplicity all the variability within a single die can be grouped together as local variability, while others as global variability. Finally between two arbitrary device, there will be contributions from both local and global variability, in which case it is easier to term it as the total variability. Dedicated measurement strategies are developed using specialized test structures to directly evaluate the variability in different spatial scales using C-V and I-V characterisations. The effect of variability is first analysed on selected figure of merits (FOMs) and process parameters extracted from the C-V and I-V curves, for which parameter extraction methodologies are developed or existing methods are improved. This analysis helps identify the distribution of the parameters and the possible correlations present between the parameters.A very detailed analysis of the device variability in advanced FD-SOI transistors is undertaken in this thesis and a novel and unique characterisation and modelling methodology for the different types of variability is presented in great detail. The dominant sources of variability in the device behaviour, in terms of C-V and I-V and also in terms of parasitics (like gate leakage current) are identified and quantified. This work paves the way to a greater understanding of the device variability in FD-SOI transistors and can be easily adopted to improve the predictability of the commercial SPICE compact models for device variability.

Les travaux de cette thèse se concentrent sur la réduction de l'énergie consommée et l'amélioration des temps de réveil du microcontrôleur par des innovations au niveau de l'architecture, du circuit et de la gestion de l'énergie. Ces travaux proposent une architecture de microcontrôleur partitionnée entre un processeur de réveil programmable, appelé Wake Up Controller, s'occupant des tâches courantes du nœud de capteurs et un processeur principal gérant les tâches irrégulières. Le Wake Up Controller proposé dans ces travaux de thèse est un processeur RISC 16-bit dont le jeu d'instructions a été adapté pour gérer les tâches régulières du nœud, et n'exécute que du code sur interruptions. Il est implémenté en logique mixte asynchrone/synchrone. Un circuit a été fabriqué en technologie UTBB FDSOI 28nm intégrant le Wake-Up Controller. Le cœur atteint une performance de 11,9 MIPS pour 125μW de consommation moyenne en phase active et un réveil depuis le mode de veille en 55ns pour huit sources de réveil possibles. La consommation statique est d'environ 4μW pour le cœur logique asynchrone à 0,6V sans utilisation de gestion d'alimentation (power gating) et d'environ 500nW avec. / This PhD work focuses on the reduction of energy consumption and wake up time reduction of a WSN node microcontroller through innovations at architectural, circuit and power management level. This work proposes a partitioned microcontroller architecture between a programmable wake up processor, named Wake Up Controller on which this work is focused, and a main processor. The first deals with the common tasks of a wireless sensor node while the second manages the irregular tasks. TheWake Up Controller proposed in this work is a 16-bit RISC processor whose instruction set has been adapted to handle regular tasks of a sensor node. It only executes code on interruptions. It is implemented in asynchronous / synchronous mixed logic to improve wake up time and energy. A circuit was fabricated in a 28nm UTBB FDSOI technology integrating the Wake Up Controller. The core reaches 11,9 MIPS for 125 μW average power consumption in active phase and wakes up from sleep mode in 55ns from eight possible interruption sources. The static power consumption is around 4μW for the asynchronous logic core at 0.6V without power gating and 500nW when gated.

La technologie CMOS à base de Silicium complètement déserté sur isolant (FDSOI) est considérée comme une option privilégiée pour les applications à faible consommation telles que les applications mobiles ou les objets connectés. Elle doit cela à son architecture garantissant un excellent comportement électrostatique des transistors ainsi qu'à l'intégration de canaux contraints améliorant la mobilité des porteurs. Ce travail de thèse explore des solutions innovantes en FDSOI pour nœuds 20nm et en deçà, comprenant l'ingénierie de la contrainte mécanique à travers des études sur les matériaux, les dispositifs, les procédés d'intégration et les dessins des circuits. Des simulations mécaniques, caractérisations physiques (µRaman), et intégrations expérimentales de canaux contraints (sSOI, SiGe) ou de procédés générant de la contrainte (nitrure, fluage de l'oxyde enterré) nous permettent d'apporter des recommandations pour la technologie et le dessin physique des transistors en FDSOI. Dans ce travail de thèse, nous avons étudié le transport dans les dispositifs à canal court, ce qui nous a amené à proposer une méthode originale pour extraire simultanément la mobilité des porteurs et la résistance d'accès. Nous mettons ainsi en évidence la sensibilité de la résistance d'accès à la contrainte que ce soit pour des transistors FDSOI ou nanofils. Nous mettons en évidence et modélisons la relaxation de la contrainte dans le SiGe apparaissant lors de la gravure des motifs et causant des effets géométriques (LLE) dans les technologies FDSOI avancées. Nous proposons des solutions de type dessin ainsi que des solutions technologiques afin d'améliorer la performance des cellules standard digitales et de mémoire vive statique (SRAM). En particulier, nous démontrons l'efficacité d'une isolation duale pour la gestion de la contrainte et l'extension de la capacité de polarisation arrière, qui un atout majeur de la technologie FDSOI. Enfin, la technologie 3D séquentielle rend possible la polarisation arrière en régime dynamique, à travers une co-optimisation dessin/technologie (DTCO). / The Ultra-Thin Body and Buried oxide Fully Depleted Silicon On Insulator (UTBB FDSOI) CMOS technology has been demonstrated to be highly efficient for low power and low leakage applications such as mobile, internet of things or wearable. This is mainly due to the excellent electrostatics in the transistor and the successful integration of strained channel as a carrier mobility booster. This work explores scaling solutions of FDSOI for sub-20nm nodes, including innovative strain engineering, relying on material, device, process integration and circuit design layout studies. Thanks to mechanical simulations, physical characterizations and experimental integration of strained channels (sSOI, SiGe) and local stressors (nitride, oxide creeping, SiGe source/drain) into FDSOI CMOS transistors, we provide guidelines for technology and physical circuit design. In this PhD, we have in-depth studied the carrier transport in short devices, leading us to propose an original method to extract simultaneously the carrier mobility and the access resistance and to clearly evidence and extract the strain sensitivity of the access resistance, not only in FDSOI but also in strained nanowire transistors. Most of all, we evidence and model the patterning-induced SiGe strain relaxation, which is responsible for electrical Local Layout Effects (LLE) in advanced FDSOI transistors. Taking into account these geometrical effects observed at the nano-scale, we propose design and technology solutions to enhance Static Random Access Memory (SRAM) and digital standard cells performance and especially an original dual active isolation integration. Such a solution is not only stress-friendly but can also extend the powerful back-bias capability, which is a key differentiating feature of FDSOI. Eventually the 3D monolithic integration can also leverage planar Fully-Depleted devices by enabling dynamic back-bias owing to a Design/Technology Co-Optimization.

L’ensemble des travaux présentés au sein de manuscrit porte sur la réalisation d’un synthétiseur de fréquences millimétriques capable de répondre aux besoins de la convergence WiFi-WiGig. Une première étude est réalisée dans le but de définir une architecture de synthétiseur de fréquence faible consommation adaptée aux standards du WiFi et du WiGig. L’ensemble des éléments composants la PLL sont par la suite détaillés, mettant en avant les avantages offerts par la technologie 28 nm FDSOI CMOS. Une étude plus approfondie des VCO millimétriques large bande et faible consommation est ensuite présentée, permettant de mettre en avant une réelle méthodologie de conception en lien avec la technologie 28 nm FDSOI CMOS. Finale-ment, diverses solutions sont proposées dans le but d’améliorer les performances de la PLL, avec l’incorporation de VCO millimétriques à ondes lentes, ou d’oscillateurs à anneaux synchronisés. / The works presented in this manuscript focus on the realization of a millimeter frequency synthesizer meeting the needs of the WiGig-Fi convergence. A first study was conducted to define a suitable low-power frequency synthesizer archi-tecture for WiFi and WiGig standards. All of the PLL components are subsequently detailed, highlighting the 28nm CMOS FDSOI technology benefits. Then, a study of low power millimeter broadband VCO is presented, highlighting a design methodology related to the 28nm CMOS FDSOI technology. Finally, various solutions are proposed in order to improve the PLL performances, with the incorporation of slow wave VCO, or injection locked ring oscillators.

Durant les 5 dernières décennies, les technologies CMOS se sont imposées comme méthode de fabrication principale pour les circuits semi-conducteurs intégrés avec notamment le transistor MOSFET. Néanmoins, la miniaturisation de ces transistors en technologie CMOS sur substrat massif atteint ses limites et a donc été arrêtée. Les filières FDSOI apparaissent comme une excellente alternative permettant une faible consommation et une excellente maîtrise des effets électrostatiques dans les transistors MOS, même pour les nœuds technologiques 14 et 28 nm. Cependant, la pente sous le seuil (60 mV/décade) du MOSFET ne peut pas être améliorée, ce qui limite la réduction de la tension d’alimentation. Cette restriction a motivé la recherche de composants innovants pouvant offrir des déclenchements abrupts tels que le Z2-FET (Zéro pente sous le seuil et Zéro ionisation par impact), Z2-FET DGP (avec double Ground Plane) et Z3-FET (Zéro grille avant). Grace à leurs caractéristiques intéressantes (déclenchement abrupte, faible courant de fuite, tension de déclenchement ajustable, rapport de courant ION/IOFF élevé), les dispositifs à modulation de bandes peuvent être utilisés dans différentes applications. Dans ce travail, nous nous sommes concentrés sur la protection contre les décharges électrostatiques (ESD), la mémoire DRAM embarquée sans capacité de stockage, et les interrupteurs logiques. L’étude des mécanismes statique et transitoire ainsi que des performances de ces composants a été réalisée grâce à des simulations TCAD détaillées, validées systématiquement par des résultats expérimentaux. Un modèle de potentiel de surface pour les trois dispositifs est également fourni. / During the past 5 decades, Complementary Metal Oxide Semiconductor (CMOS) technology was the dominant fabrication method for semiconductor integrated circuits where Metal Oxide Semiconductor Field Effect Transistor (MOSFET) was and still is the central component. Nonetheless, the continued physical downscaling of these transistors in CMOS bulk technology is suffering limitations and has been stopped nowadays. Fully Depleted Silicon-On-Insulator (FDSOI) technology appears as an excellent alternative that offers low-power consumption and improved electrostatic control for MOS transistors even in very advanced nodes (14 nm and 28 nm). However, the 60 mV/decade subthreshold slope of MOSFET is still unbreakable which limits the supply voltage reduction. This motivated us to explore alternative devices with sharp-switching: Z2-FET (Zero subthreshold slope and Zero impact ionization), Z2-FET DGP (with Dual Ground Planes) and Z3-FET (Zero front-gate). Thanks to their attractive characteristics (sharp switch, low leakage current, adjustable triggering voltage and high current ratio ION/IOFF), band-modulation devices are envisioned for multiple applications. In this work, we focused on Electro-Static Discharge (ESD) protection, capacitor-less Dynamic Random Access Memory and fast logic switch. The DC and transient operation mechanisms as well as the device performance are investigated in details with TCAD simulations and validated with systematic experimental results. A compact model of surface potential distribution for all Z-FET family devices is also given.

La fabrication de jonctions implique de nombreux défis technologiques à mesure que les dispositifs se rétrécissent. Afin de mitiger les problèmes liés à la diminution agressive des dimensions des transistors, des substrats SOI ainsi que du silicium-germanium (SiGe) contraint ont été introduits dans les nœuds avancés. Ces nœuds nécessitent toutefois une jonction abrupte fortement activée, qui est réalisable avec la recristallisation en phase solide (SPER) et un faible budget thermique (500°C-5h).Dans ce manuscrit, la SPER du silicium, germanium et d’alliages SiGe est étudiée avec des méthodes atomistiques telles que le Monte Carlo Cinétique (KMC) et la dynamique moléculaire (MD). Le modèle KMC de SPER se base sur une équation d'Arrhenius et distingue des configurations locales à l'interface amorphe-cristal pour simuler la dépendance de la vitesse de SPER par rapport à l’orientation de substrat. Les simulations en dynamique moléculaire montrent que la vitesse de SPER sur les orientations de {111} est fortement dépendante de la taille de la cellule ainsi que de la température et du temps de recuit.Le modèle KMC est de plus étendu afin de considérer l'effet du bore pendant la SPER. Le bore peut en effet créer des complexes à la fois dans l’amorphe et le cristal et augmenter la vitesse de SPER. Cette augmentation est toutefois saturée lorsque le bore atteint de trop fortes concentrations. Un modèle de réaction de défauts traitant les complexes a été adjoint au modèle de SPER afin de correctement simuler la vitesse de SPER pour toutes les concentrations de bore. Dans les alliages (100)SiGe relaxés, l'énergie d'activation de la SPER possède un maximum à 40% de concentration de Ge.Le modèle KMC doit introduire en plus des liaisons Si-Si et Ge-Ge, la liaison Si-Ge pour simuler correctement la recristallisation des alliages. Le modèle est également utilisé pour émettre des hypothèses sur la vitesse de SPER sur d'autres orientations. Les simulations en dynamique moléculaire confirment également le comportement de l’énergie d'activation dans les alliages SiGe.Des expériences de diffractions par rayons-X suivant en temps réel la recristallisation d’alliages de SiGe contraints ont été réalisées avec un rayonnement synchrotron. La contrainte est perdue dans les alliages riches en Ge et la température de recuit semble avoir un rôle sur la relaxation. La rugosité de l'interface pourrait être le lien entre la relaxation de la contrainte et la température, du fait que des simulations en dynamique moléculaires révèlent l’influence de la température de recuit sur la rugosité de l'interface et que les défauts relaxant la contrainte ont été associés à une interface rugueuse.En résumé, le SPER et ses diverses dépendances ont été étudiées dans ce manuscrit par des approches atomistiques. Les conclusions tirées améliorent la compréhension actuelle de la SPER, permettant ainsi une meilleure optimisation de la fabrication des jonctions. / The junction fabrication involve numerous technological challenges as the devices shrink. To alleviate issues brought by the aggressive device scaling, Fully Depleted SOI substrates as well as strained silicon-germanium (SiGe) have been introduced in advanced nodes. They however require a highly-activated abrupt junction achievable with solid phase epitaxial regrowth (SPER) and a low thermal budget (500$^circ$C-5h).In this manuscript, the SPER of silicon, germanium and SiGe alloys is investigated using Kinetic Monte Carlo (KMC) and Molecular Dynamics (MD) methods. The KMC model of SPER uses an Arrhenius equation and distinguishes local configurations at the amorphous-crystalline interface to simulate the SPER rate dependence on substrate orientations. In MD simulations, the SPER rate on {111} orientations is found to heavily depends on the cell size, anneal temperature and time.The KMC model is furthermore refined to consider the effect of boron during SPER. Boron is known to create complexes in both amorphous and crystalline phases and increase the SPER rate. This increase however saturates at high boron concentrations. A defect reaction model handling the complexes has been conjoined to the SPER model to correctly simulate the SPER rate behaviour for all boron concentrations.In relaxed (100)SiGe alloys, the SPER activation energy possesses a maximum at 40% of Ge concentration. The KMC model introduces in addition to Si-Si and Ge-Ge bonds, the Si-Ge bond to correctly simulate alloy recrystallisation. The model is also used to hypothesise the rates on other orientations. MD simulations also confirm the activation energy behaviour in SiGe alloys.Finally, X-ray diffractions following in real-time the recrystallisation of strained SiGe alloys are performed with synchrotron radiations. The strain is lost in Ge-rich alloys. The strain relaxation can be related to the anneal temperature. The interface roughness could be the link between the strain relaxation and the temperature, as MD simulations exhibit an influence of the anneal temperature on the interface roughness and strain relaxing defects are associated to a rough interface.In summary, the SPER and its several dependencies are investigated in this manuscript with atomistic approaches. The drawn conclusions increase the current understanding of SPER, allowing a better optimisation of junction fabrication.