Alors que la miniaturisation des transistors suivant la loi de Moore semble ralentir dû à des limites physique, technologique et économique, il devient essentiel de trouver des alternatives afin de répondre à la demande croissante en électronique : informatique et télécommunication, objets intelligents et interconnectés, domaine médical et biologique… En cela, l’utilisation de la troisième dimension, par opposition à la fabrication planaire de composants électrique, semble être une option prometteuse. L’intégration 3D permet en effet d’incorporer plus de composants sur une même surface en les empilant à un coût technologique et économique plus faibles que celui de la miniaturisation. En particulier, l’intégration séquentielle ou CoolCubeTM au CEA-Leti permet de profiter pleinement de la troisième dimension en fabriquant successivement les uns sur les autres chaque étage d’une puce, permettant un alignement optimal des transistors unitaires à chaque niveau. Néanmoins, plusieurs verrous technologiques particuliers à l’intégration 3D Séquentielle doivent alors être levés.Dans ce manuscrit, nous nous intéresserons à la réduction du budget thermique pour la fabrication des transistors supérieurs, nécessaire afin de ne pas endommager les étages inférieurs lors de la réalisation des composants sus-jacents. Nous commencerons par définir le budget thermique maximal afin de ne pas dégrader les couches inférieures avant d’identifier les briques technologiques impactées lors de la fabrication d’un transistor. Nous verrons alors dans ce manuscrit qu’il sera non seulement nécessaire d’étudier de nouveaux matériaux, mais aussi de nouveaux procédés voire de nouvelles techniques de recuit. Plus particulièrement, nous évaluerons tout d’abord l’utilisation des diélectriques low-k comme espaceurs de grille permettant notamment d’améliorer les performances dynamiques des composants. Ensuite, nous présenterons différentes stratégies de préparation de surface et de croissance épitaxiale à basse température pour la réalisation des sources et drains surélevés. Enfin, nous étudierons l’impact d’un budget thermique faible ainsi que de nouvelles techniques de recuits micro-onde et laser sur les propriétés de l’empilement de grille. Nous verrons en particulier que la difficulté principale d’une intégration à bas budget thermique est l’obtention d’une bonne fiabilité des transistors. Toute cette étude nous permettra alors de proposer des solutions à l’intégration d’un transistor à un bas budget thermique compatible avec l’intégration 3D Séquentielle. / As the scaling of transistors following Moore’s law seems to slow down due to physical, technological and economical barriers, it becomes mandatory to find alternatives to cope with the increasing demand in electronics: computing and telecommunication, smart and interconnected objects, medical and biological fields… To that end, the use of the third dimension, in opposition to the planar processing of electronical devices, appears to be a promising option. Indeed, 3D integration allows incorporating more devices per area by stacking them at a lower technological and economical cost than scaling. More specifically, 3D sequential or CoolCubeTM at CEA-Leti allows benefiting fully from the third dimension by processing successively one on top of each other each level of a die, allowing an optimal alignment of single transistors at each layer. However, several technological barriers specific to 3D Sequential Integration need then to be alleviated.In this work, we will study the reduction of thermal budget for the transistors fabrication, which is required to not damage bottom levels during the processing of top devices. First, we will define the maximal thermal budget in order not to degrade bottom layers prior to identifying the technological modules impacted during the fabrication of a transistor. We will then see in this work that not only new materials need to be studied, but also new processes and new annealing techniques. Specifically, we will first evaluate the use of low-k dielectrics as gate offset spacers, allowing the improvement of devices dynamic performance. Then we will present different strategies of surface preparation and epitaxial growth at low temperature for the formation of raised sources and drains. Finally, we will study the impact of a low thermal budget process flow along with novel microwaves and laser annealing techniques on the gate stack properties. In particular, we will see that the biggest challenge in a low thermal budget integration is to get a good reliability of transistors. This study leads to a proposed low thermal budget process flow for transistor fabrication compatible with 3D Sequential Integration.

L'intégration 3D fait actuellement figure d'alternative potentielle à la simple réduction des dimensions pour maintenir l'augmentation de la densité des circuits intégrés, principal moteur de l'industrie microélectronique depuis 40 ans. Cette thèse porte sur l'intégration à trois dimensions séquentielle où les transistors des différents niveaux sont fabriqués les uns après les autres sur un même substrat. La difficulté majeure de ce type d'intégration est la réalisation des niveaux de transistors supérieurs à bas budget thermique afin de préserver le niveau de transistor inférieur de toute dégradation. Dans cette thèse nous démontrons des cellules 3D fonctionnelles (inverseurs, SRAM) à cheval sur les deux niveaux. Plusieurs originalités par rapport à l'état de l'art, tel que : le développement de la brique siliciuration stable en température pour le FET inférieur, la réalisation de la zone active supérieur via un transfert par collage moléculaire et le développement de FET supérieur à bas budget thermique inférieur à 650°C sont démontrées Une deuxième partie de la thèse est consacrée à l'identification des applications de cette intégration. Dans le cas d'applications logiques, nous analysons conjointement les perspectives de gain en densité, performance et coût. D'autres applications comme les mémoires SRAMs, FLASH et les imageurs faiblement miniaturisés apparaissent comme des marchés potentiels pour cette intégration. L'intérêt de l'utilisation du couplage entre les transistors empilés permettant de modifier dynamiquement la tension de seuil du transistor supérieur est démontré par la conception de cellules SRAMs à stabilité améliorée.

La technologie CMOS à base de Silicium complètement déserté sur isolant (FDSOI) est considérée comme une option privilégiée pour les applications à faible consommation telles que les applications mobiles ou les objets connectés. Elle doit cela à son architecture garantissant un excellent comportement électrostatique des transistors ainsi qu'à l'intégration de canaux contraints améliorant la mobilité des porteurs. Ce travail de thèse explore des solutions innovantes en FDSOI pour nœuds 20nm et en deçà, comprenant l'ingénierie de la contrainte mécanique à travers des études sur les matériaux, les dispositifs, les procédés d'intégration et les dessins des circuits. Des simulations mécaniques, caractérisations physiques (µRaman), et intégrations expérimentales de canaux contraints (sSOI, SiGe) ou de procédés générant de la contrainte (nitrure, fluage de l'oxyde enterré) nous permettent d'apporter des recommandations pour la technologie et le dessin physique des transistors en FDSOI. Dans ce travail de thèse, nous avons étudié le transport dans les dispositifs à canal court, ce qui nous a amené à proposer une méthode originale pour extraire simultanément la mobilité des porteurs et la résistance d'accès. Nous mettons ainsi en évidence la sensibilité de la résistance d'accès à la contrainte que ce soit pour des transistors FDSOI ou nanofils. Nous mettons en évidence et modélisons la relaxation de la contrainte dans le SiGe apparaissant lors de la gravure des motifs et causant des effets géométriques (LLE) dans les technologies FDSOI avancées. Nous proposons des solutions de type dessin ainsi que des solutions technologiques afin d'améliorer la performance des cellules standard digitales et de mémoire vive statique (SRAM). En particulier, nous démontrons l'efficacité d'une isolation duale pour la gestion de la contrainte et l'extension de la capacité de polarisation arrière, qui un atout majeur de la technologie FDSOI. Enfin, la technologie 3D séquentielle rend possible la polarisation arrière en régime dynamique, à travers une co-optimisation dessin/technologie (DTCO). / The Ultra-Thin Body and Buried oxide Fully Depleted Silicon On Insulator (UTBB FDSOI) CMOS technology has been demonstrated to be highly efficient for low power and low leakage applications such as mobile, internet of things or wearable. This is mainly due to the excellent electrostatics in the transistor and the successful integration of strained channel as a carrier mobility booster. This work explores scaling solutions of FDSOI for sub-20nm nodes, including innovative strain engineering, relying on material, device, process integration and circuit design layout studies. Thanks to mechanical simulations, physical characterizations and experimental integration of strained channels (sSOI, SiGe) and local stressors (nitride, oxide creeping, SiGe source/drain) into FDSOI CMOS transistors, we provide guidelines for technology and physical circuit design. In this PhD, we have in-depth studied the carrier transport in short devices, leading us to propose an original method to extract simultaneously the carrier mobility and the access resistance and to clearly evidence and extract the strain sensitivity of the access resistance, not only in FDSOI but also in strained nanowire transistors. Most of all, we evidence and model the patterning-induced SiGe strain relaxation, which is responsible for electrical Local Layout Effects (LLE) in advanced FDSOI transistors. Taking into account these geometrical effects observed at the nano-scale, we propose design and technology solutions to enhance Static Random Access Memory (SRAM) and digital standard cells performance and especially an original dual active isolation integration. Such a solution is not only stress-friendly but can also extend the powerful back-bias capability, which is a key differentiating feature of FDSOI. Eventually the 3D monolithic integration can also leverage planar Fully-Depleted devices by enabling dynamic back-bias owing to a Design/Technology Co-Optimization.

L'activation à basse température est prometteuse pour l'intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d'une intégration planaire afin d'atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type" gate-last ". Dans ce travail, l'activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l'activation des dopants.L'activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l'augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l'oxyde enterré.De plus les conditions d'implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence.

Une alternative à la réduction des dimensions caractéristiques des transistors est la 3D séquentielle. L’intégration 3D séquentielle requiert la fabrication de plusieurs niveaux de composant directement les uns au dessus des autres. Les procédés de fabrication utilisables pour les niveaux supérieurs sont limités par le budget thermique maximal que peuvent supporter les niveaux inférieurs. Pour la technologie FDSOI cette limite est fixée entre 500 °C et 550°C, 5 h dépendant de la siliciuration utilisée. Malgré le travail fourni pour réduire le BT des procédés de fabrication du transistor FDSOI, il est difficile d’atteindre cette limite pour certaines étapes, comme l’épitaxie des sources et drains surélevés. Dans ce contexte, cette thèse propose d’étudier et d’améliorer la stabilité thermique des niveaux bas, c’est à dire des transistors FDSOI et des niveaux de routages intermédiaires. L’étude de stabilité thermique du transistor FDSOI a permis d’identifier le siliciure comme étant l’élément le plus sensible aux budgets thermiques. Sa détérioration entraîne la dégradation de la résistance d’accès du transistor et favorise la diffusion du siliciure dans le canal. L’utilisation du Ni0.90Pt0.10 est limitée à 500 °C, 5 h, celle du Ni0.85Pt0.15 à 550 °C, 5 h. En alternative au NiPt, un nouveau siliciure a été étudié : le Ni0.90Co0.10. Afin de repousser sa stabilité thermique à 600 °C, 2 h, son intégration a dû être couplée à deux facteurs d’améliorations : l’amorphisation partielle des sources et drains par implantation et l’intégration d’un film de silicium intrinsèque epitaxié au-dessus des sources et drains composés de Si0.70Ge0.30. Les effets de ces différents « boosters » ont ainsi été analysés et expliqués. Pour la première fois, les avancées obtenues ont été implémentées sur des dispositifs FDSOI du noeud 14 nm. Ce premier essai est concluant car des performances identiques aux transistors pMOS fabriqués avec le siliciure Ni0.85Pt0.15, étudié depuis les années 2000, ont été obtenues. Néanmoins, la stabilité thermique évaluée sur transistor Ni0.90Co0.10 reste à améliorer. L’intégration de niveaux de routage entre les niveaux de transistors requiert des matériaux thermiquement stables et peu contaminants. Dans cette optique, la stabilité thermique d’une liste de diélectriques a été étudiée et caractérisée principalement par ellipsométrie, FTIR et ellipsométrie-porosimértie. Ainsi des couples isolant/barrière ont pu être déterminés pour chaque budget thermique appliqué entre 500 °C et 600 °C, 2 h. En ce qui concerne le métal intermédiaire, le tungstène a été étudié comme matériau conducteur, en plus du cuivre, en raison de son caractère moins contaminant. Ces deux matériaux ont montré une bonne stabilité thermique : jusqu’à 500 °C, 2 h pour le cuivre et 550 °C, 5 h pour le tungstène. Cependant, la résistance d'une ligne en cuivre est six fois moins résistante d'une ligne en tungstène. Cette valeur pourra être abaissée dans le cas de l’utilisation d’une nouvelle barrière en tungstène sans fluore qui a été étudiée et intégrée avec succès. Pour finir, la fiabilité du diélectrique à l’état de l’art, le SiOCH poreux, a été analysé dans des structures intégrant des lignes en tungstène. Dans ces conditions, la durée de vie du diélectrique est estimée à 1e16 années. Malgré la diminution de cette valeur après budget thermique à 600 °C, 2 h, (1e7 années), celle-ci reste bien supérieure à celle du cuivre dans des conditions identiques. / The 3D sequential integration is a smart alternative to planar device scaling. In this integration, the stacked transistors are processed sequentially, thus implying the reduction of the top thermal budget processes in order to preserve the bottom levels. For the FDSOI technology, the maximum thermal budget is set at 500 °C, 2 h. Despite the work done to reduce the thermal budget of the FDSOI processes, it is difficult to comply with this limit, as for example for the epitaxial raised source and drain which would need a thermal budget limit relaxation. In the frame of this Ph.D work, the thermal stability of the FDSOI transistors and the intermediate Back-End-Of-Line have been studied and optimized. The FDSOI transistor silicide has been identified as the most sensitive element to the thermal budget. Its degradation imply the access resistance degradation and favor the diffusion of the silicide into the channel. For this purpose, the Ni0.90Co0.10 silicide has been studied. To increase its thermal stability up to 600 °C, 2 h, two enhancers have been integrated: the pre-amorphization implant and the integration of a silicon capping over the Si0.70Ge0.30 source and drain. The effects of these enhancers on the thermal stability have been analyzed and understood. In addition to those, the Ni0.90Co0.10 has been integrated for the first time on 14 nm node FDSOI transistors. This first attempt is positive: identical performances on pMOS transistors have been obtained with Ni0.90Co0.10 silicide compare to Ni0.85Pt0.15 silicide, which is studied since the 2000’s. However, the improvement of thermal stability is not yet achieved on FDSOI transistors with Ni0.90Co0.10 silicide. Concerning the stability of the intermediate BEOL, the stability of dielectrics has first been studied and characterized by ellipsometry, FTIR and ellipsometric–porosimetry. Thus, insulating/barrier pairs have been defined for each thermal budget between 500 °C and 600 °C, 2 h. The metal lines have been studied using a 28nm node layout. Due to its limited contaminant characteristic, tungsten has been analyzed in addition to copper. Both materials show a good thermal stability: 500 °C, 2 h for copper and 550 °C, 5 h for tungsten despite the higher resistivity of tungsten. A factor 6 has been measured between these two materials. The resistance of a tungsten line has been improved by the integration of a new barrier. Finally, the state of the art Back-End-Of-Line dielectric reliability, the porous SiOCH, has been studied, function of the thermal budget, in structure integrated tungsten metal lines. In these conditions, the dielectric lifetime is estimated at 1e16 years. Despite its reduction due to thermal budget at 600 °C, 2 h (1e7 years), the tungsten lifetime estimation remains higher than the one obtained with copper lines without thermal budget.

L’activation à basse température est prometteuse pour l’intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d’une intégration planaire afin d’atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type« gate-last ». Dans ce travail, l’activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l’activation des dopants.L’activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l’augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l’oxyde enterré.De plus les conditions d’implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence. / Low temperature (LT) process is gaining interest in the frame of 3D sequentialintegration where limited thermal budget (<650 ºC) is needed for top FET to preserve bottomFET from any degradation and also in the standard planar integration for achieving ultra-thinEOT and work function control with high-k metal gate without gate-last integration scheme.In this work, LT Solid Phase Epitaxial Regrowth (SPER) has been investigated for reducingthe most critical thermal budget which is dopant activation.From previous works, LT activated devices face several challenges: First, higher junctionleakage limits their application to high performance devices. Secondly, strong deactivation ofthe metastable activated dopants was observed with post anneals. Thirdly, the dopant weakdiffusion makes it difficult to connect the channel with S/D.In this work, it is shown that the use of FDSOI enables to overcome junction leakage andBoron deactivation issues thanks to the defect cutting off and sinking effect of buried oxide.As a consequence, dopant deactivation in FDSOI devices is no longer an issue. Finally,implants conditions of LT transistors have been optimized to reach similar performance thanits standard high temperature counterparts.