Dans les technologies CMOS avancées, les défauts microscopiques localisées à l'interface Si (Nit) ou dans l'oxyde de grille (Nox) dégradent les performances des transistors CMOS, en augmentant le bruit de basse fréquence (LFN). Ces défauts sont généralement induits par le processus de fabrication ou par le vieillissement de l'appareil sous tension électrique (BTI, porteurs chauds). Dans des transistors canal SiGe ou III-V, leur densité est beaucoup plus élevé que dans le silicium et leur nature microscopique est encore inconnue. En outre, en sub 10 nm 3D comme nanofils, ces défauts répartis spatialement induisent des effets stochastiques typiques responsables de la "variabilité temporelle" de la performance de l'appareil. Cette nouvelle composante dynamique de la variabilité doit maintenant être envisagée en plus de la variabilité statique bien connu pour obtenir circuits fonctionnels et fiables. Aujourd'hui donc, il devient essentiel de bien comprendre les mécanismes de piégeage induites par ces défauts afin de concevoir et fabriquer des technologies CMOS robustes et fiables pour les nœuds de sub 10 nm. / In advanced CMOS technologies, microscopic defects localized at the Si interface (Nit) or within the gate oxide (Nox) degrade the performance of CMOS transistors, by increasing the low frequency noise (LFN). These defects are generally induced by the fabrication process or by the ageing of the device under electrical stress (BTI, Hot Carriers). In SiGe or III-V channel transistors, their density is much higher than in silicon and their microscopic nature still is unknown. In addition, in sub 10nm 3D like nanowires, these spatially distributed defects induce typical stochastic effects responsible for “temporal variability” of the device performance. This new dynamic variability component must now be considered in addition of the well-known static variability to obtain functional and reliable circuits. Therefore today it becomes essential to well understand the trapping mechanisms induced by these defects in order to design & fabricate robust and reliable CMOS technologies for sub 10nm nodes.

A l’heure où la miniaturisation des technologies CMOS sur substrat massif atteint des limites, la technologie FDSOI (silicium sur isolant totalement déserté) s’impose comme une alternative pour l’industrie en raison de ses meilleures performances. Dans cette technologie, l’utilisation d’un substrat SOI ultramince améliore le comportement des transistors MOSFETs et garantit leur intégrité électrostatique pour des dimensions en deçà de 28nm. Afin de lui intégrer de nouvelles fonctionnalités, il devient nécessaire de développer des applications dites « haute tension » comme les convertisseurs DC/DC, les régulateurs de tension ou encore les amplificateurs de puissance. Cependant les composants standards de la technologie CMOS ne sont pas capables de fonctionner sous les hautes tensions requises. Pour répondre à cette limitation, ces travaux portent sur le développement et l’étude de transistors MOS haute tension en technologie FDSOI. Plusieurs solutions sont étudiées à l’aide de simulations numériques et de caractérisations électriques : l’hybridation du substrat (gravure localisée de l’oxyde enterré) et la transposition sur le film mince. Une architecture innovante sur SOI, le Dual Gound Plane EDMOS, est alors proposée, caractérisée et modélisée. Cette architecture repose sur la polarisation d’une seconde grille arrière pour offrir un compromis RON.S/BV prometteur pour les applications visées. / Nowadays the scaling of bulk silicon CMOS technologies is reaching physical limits. In this context, the FDSOI technology (fully depleted silicon-on-insulator) becomes an alternative for the industry because of its superior performances. The use of an ultra-thin SOI substrate provides an improvement of the MOSFETs behaviour and guarantees their electrostatic integrity for devices of 28nm and below. The development of high-voltage applications such DC/DC converters, voltage regulators and power amplifiers become necessary to integrate new functionalities in the technology. However, the standard devices are not designed to handle such high voltages. To overcome this limitation, this work is focused on the design of a high voltage MOSFET in FDSOI. Through simulations and electrical characterizations, we are exploring several solutions such as the hybridization of the SOI substrate (local opening of the buried oxide) or the implementation in the silicon film. An innovative architecture on SOI, the Dual Ground Plane EDMOS, is proposed, characterized and modelled. It relies on the biasing of a dedicated ground plane introduced below the device to offer promising RON.S/BV trade-off for the targeted applications.

Ces travaux s'inscrivent dans un contexte où les contraintes vis-à-vis des décharges électrostatiques sont de plus en plus fortes, les circuits de protection sont un problème récurrent pour les circuits fonctionnant à hautes fréquences. La capacité parasite des composants de protection limite fortement la transmission du signal et peut perturber fortement le fonctionnement normal d'un circuit. Les travaux présentés dans ce mémoire font suite à une volonté de fournir aux concepteurs de circuits fonctionnant aux fréquences millimétriques un circuit de protection robuste présentant de faibles pertes en transmission, avec des dimensions très petites et fonctionnant sur une très large bande de fréquences, allant du courant continu à 100 GHz. Pour cela, une étude approfondie des lignes de transmission et des composants de protection a été réalisée à l'aide de simulations électromagnétiques et de circuits. Placés et fragmentées le long de ces lignes de transmission, les composants de protection ont été optimisés afin de perturber le moins possible la transmission du signal, tout en gardant une forte robustesse face aux décharges électrostatiques. Cette stratégie de protection a été réalisée et validée en technologies CMOS avancées par des mesures fréquentielles, électriques et de courant de fuite. / Advanced CMOS technologies provide an easier way to realize radio-frequency integrated circuits (RFICs). However, the lithography dimension shrink make electrostatic discharges (ESD) issues become more significant. Specific ESD protection devices are embedded in RFICs to avoid any damage. Unfortunately, ESD protections parasitic capacitance limits the operating bandwidth of RFICs. ESD protection size dimensions are also an issue for the protection of RFICs, in order to avoid a significant increase in production costs. This work focuses on a broadband ESD solution (DC-100 GHz) able to be implemented in an I/O pad to protect RFICs in advanced CMOS technologies. Thanks to the signal transmission properties of coplanar / microstrip lines, a broadband ESD solution is achieved by implementing ESD components under a transmission line. The silicon proved structure is broadband; it can be used in any RF circuits and fulfill ESD target. The physical dimensions also enable easy on-chip integration.

Ce sujet de thèse a pour objectif principal la conception de protection contre les décharges électrostatiques (ESD) en technologie silicium avancée sur isolant film mince (FDSOI) avec la compatibilité substrat massif. Ceci suppose une caractérisation ESD des dispositifs élémentaires déjà existants et une conception complète de nouveaux dispositifs sur technologie FDSOI. Ces caractérisations se feront, soit en collaboration avec les équipes de caractérisation ESD présents à STMicroelectronics-Crolles, soit directement par le doctorant grâce au banc de test ESD présent dans le laboratoire pour les développements plus en amont si besoin. La caractérisation fine des mécanismes physiques et des performances des composants sera menée à IMEP qui dispose des équipements adéquats (bancs de mesures en basse et haute température, bruit, pompage de charge, etc) et d’une compétence scientifique incontournable. Il sera ensuite nécessaire d’effectuer des choix de stratégies de protection ESD en fonction des applications et des circuits visés par les équipes de STMicroelectronics. On gardera à l’esprit la notion de fiabilité dès la conception de la protection. Une des stratégies envisagée pour la réalisation de protections ESD compatibles avec des films ultra-minces est l’intégration de ces dispositifs sur substrats hybrides. En effet, il a été démontré chez STMicroelectronics en partenariat avec le LETI qu’il était possible de co-intégrer à partir d’un substrat SOI des dispositifs FDSOI ainsi que des dispositifs bulk. Ceci est rendu possible au moyen d’un réticule supplémentaire qui permet de venir retirer le film de silicium et l’oxyde enterré aux endroits voulus. Ainsi la protection ESD est similaire à celle réalisée sur silicium massif mais avec des implantations compatibles avec des dispositifs à film mince. Les dispositifs sont donc sensiblement différents de ceux réalisés sur bulk et nécessitent une caractérisation approfondie afin de les optimiser au mieux. Une approche ambitieuse vise à concevoir des composants SOI inédits, utilisables pour la protection ESD. Ce volet du travail sera en autre effectué sous la responsabilité de l’IMEP qui a récemment inventé et publié plusieurs types de transistors révolutionnaires : Z2-FET, TFET et BET-FET [12-14].Les études se feront sur des dispositifs silicium sur isolant issus des technologies de fabrication STMicroelectronics. Pour ce faire, il sera nécessaire d’appréhender les techniques de fabrication. Dans ce cadre, une simulation des processus de fabrication est envisagée sous la chaîne d’outil ISE-TCAD en C20nm et technologies futures. Tout d’abord ceci permettra d’embrasser l’ensemble des possibilités inhérentes à la création de nouveaux composants dans la technologie considérée et ensuite cette étude préliminaire fournira des structures de simulation pour les configurations ESD. Parallèlement, les outils TCAD de simulation physique du semi-conducteur à gap indirect type silicium seront mis à profit pour étudier plus précisément le comportement du composant élémentaire de protection ESD. Ces éléments peuvent être par exemple de type : diode, ggNMOS, Tr BIMOS, SCR ou SCR, T2, Beta-matrice, PPP… La synergie avec l’IMEP est essentielle pour l’identification et l’analyse des mécanismes physiques gouvernant le fonctionnement des dispositifs. Notamment, l’objectif principal est d’intégrer la protection ESD dans son application finale et d’évaluer son efficacité et son dimensionnement par l’intermédiaire de paramètres géométriques par exemple. Il sera également possible de réaliser des simulations mixtes afin de mieux tenir compte des effets 3D de la structure (effet de coins, dépolarisation de substrat) et de connaître l’influence des circuits de déclenchement associés à cette protection. L’optimisation de l’implantation de la protection ESD sera alors envisageable au regard des résultats de simulation. On se place ici dans le cadre d’une démarche de Co-Design de protection ESD. / "The thesis main objective is the design of protection againstelectrostatic discharge (ESD), for deep submicron (DSM)state-of-the-art fully depleted silicon-on-insulator technology (FDSOI).This requires the ESD characterization of existing elementary devicesand design of new FDSOI devices. The detailed characterization of thephysical mechanisms and device performance will be conducted at IMEPwhich has adequate facilities and scientific competence in this field.It will then be necessary to make choices for ESD protectionstrategies based on circuit applications by STMicroelectronics. Anambitious approach aims to develop novel SOI components used for ESDprotection. This part of the work will be performed under theresponsibility of IMEP as it has has recently invented and publishedseveral types of revolutionary transistors Z 2-FET, TFET andBET-FET. It will be necessary to understand the fabrication processtechnology of STMicroelectronics. In this framework, 3D simulation ofthe technology will be performed on TCAD software for 28nm FDSOI andfuture technologies. Physical simulation, with TCAD tools of thesemiconductor will be used to study more precisely the behavior of theelementary devices of ESD protection. Collaboration with the IMEP isessential for the identification and analysis of the physicalmechanisms governing device operation.In particular, the main objective is to integrate ESD protection andevaluate its effectiveness and design. It will also be possible toperform mixed-mode simulation to better analyse the effects of the 3Dstructure (corner effects, depolarization of substrate) and evaluatethe influence of trigger circuits associated with this protection.Optimizing the implementation of ESD protection will then be possible.Having studied from a theoretical point of view and numericalsimulation, ESD protection cells and trigger circuits associated withthe ESD protection strategy, qualification on silicon will be applied.This will be done by a test vehicle in the chosen SOI technology, andelectrical characterization of the structures and protection networkswill follow. Finally, the ESD performance will be analyzed to provideoptimization of the design and the choice of ESD protection strategybased on targeted applications."

L’évolution des performances des dispositifs microélectroniques se heurte aux limites de la miniaturisation. Les contraintes mécaniques constituent un levier potentiel pour dépasser ces limitations. Il est cependant indispensable de bien maitriser leur génération et de connaitre leur influence sur le transport dans le canal. L’objectif de cette thèse vise à étudier l’évolution de la contrainte mécanique en technologie CMOS et son influence sur le transport électronique dans des technologies sub-20nm réalistes. Ce travail s’appuie sur des simulations mécaniques bidimensionnelles. Différentes architectures TriGate et FDSOI sont alors étudiées. Les contraintes obtenues sont comparées à des mesures issues de la diffraction électronique. Plusieurs méthodes de caractérisation électrique et d’extraction de paramètres de transistor MOS sont utilisées. Parmi elles figurent notamment la technique de l’extraction de la mobilité par magnétorésistance. Nous analysons les variations de mobilité en fonction des dimensions et de leur impact sur la contrainte mécanique. Enfin nous utilisons la simulation TCAD pour explorer le potentiel de nouvelles briques technologiques innovantes en voie de développement pour des générations ultérieures. Parmi elles, citons l’intégration des zones fortement contraintes par des source-drains en SiGe à fort pourcentage en germanium ou l’impact des relaxations introduites par l’utilisation des grilles sacrificielles au cours de la fabrication. Dans cette perspective, des simulations électriques basées sur une approche piézo-résistive deviennent indispensables. / In microelectronic, the device's performance evolution is limited by the down-scaling. The mechanical stresses are a potential mobility booster to overcome these limitations. However it is essential to properly control their process integration and to understand their influence on channel transport. The aim of this thesis is to study the mechanical stress evolution in CMOS technology and its impact on electronic transport in sub-20nm realistic technologies. This work is based on bidimensional mechanical simulations. Different architectures FDSOI and TriGate are then studied. The simulated stress maps are compared to experimental characterization from electron diffraction. Several methods of electrical characterization and extraction of MOS transistor are used, especially the magnetoresistance technique. We analyze the mechanical stress impact on the mobility variations according to geometrical dimensions. Finally, we use the TCAD simulation in order to explore the potential of new innovative devices under development for future generations. Among them, the integration of high germanium concentration in source-drain regions or the impact of relaxations induced by dummy gates in process flow. In this perspective, electrical simulations based on piezoresistive approach become essential.

L’architecture FDSOI (silicium sur isolant totalement déserté) permet une amélioration significative du comportement électrostatique des transistors MOSFETs pour les technologies avancées et est employée industriellement à partir du noeud 28 nm.L’implémentation de protections contre les décharges électrostatiques (ESD pour« Electro Static Discharge ») dans ces technologies reste un défi. Alors que l’approche standard repose sur l’hybridation du substrat SOI (gravure de l’oxyde enterré : BOX)permettant de fabriquer des dispositifs de puissance verticaux, nous nous intéressons ici à des structures dans lesquelles la conduction s’effectue latéralement, dans le film de silicium. Dans ces travaux, des approches alternatives utilisant des dispositifs innovants(Z²-FET et BBC-T) sont proposées. Leurs caractéristiques statiques, quasi-statiques et transitoires sont étudiées, par le biais de simulations TCAD et de caractérisations électriques. / FDSOI architecture (Fully Depleted Silicon On Insulator) allows a significantimprovement of the electrostatic behavior of the MOSFETs transistors for the advancedtechnologies. It is industrially employed from the 28 nm node. However, theimplementation of ESD (Electrostatic Discharges) protections in these technologies isstill a challenge. While the standard approach relies on SOI substrate hybridization (byetching the BOX (buried oxide)), allowing to fabricate vertical power devices, we focushere on structures where the current flows laterally, in the silicon film. In this work,alternative approaches using innovative devices (Z²-FET and BBC-T) are proposed. Theirstatic, quasi-static and transient characteristics are studied in detail, with TCADsimulations and electrical characterizations.

Les mémoires non volatiles intégrées représentent une part importante du marché des semi-conducteurs. Bien qu'il s'adresse à de nombreuses applications différentes, ce type de mémoire fait face à des problèmes pour poursuivre la réduction continue de la résolution des technologies CMOS. En effet, l'introduction récente de high-k et de métal pour la grille des transistors menace la compétitivité de la solution Flash. En conséquence, de nombreuses solutions émergentes sont étudiées. L'Antifuse dans le cadre des mémoires OTP est utilisée pour l'identification de puces, la configuration de circuits, la réparation de système ou le stockage de données sécurisées. La programmation Antifuse repose sur la dégradation de l'oxyde de grille de son condensateur sous haute tension. Des travaux antérieurs ont déjà apporté quelques connaissances sur les mécanismes physiques impliqués sur des technologies à oxyde de grille SiO2. De nouveaux défis découlent de l'introduction des nouveaux matériaux de grille. Un examen complet est nécessaire sur les mécanismes de dégradation des oxydes impliqués dans la programmation Antifuse. L'utilisation intensive de la haute tension suggère également d'étendre notre connaissance sur la fiabilité dans cette gamme de tension. Les états pré et post-claquage de l'oxyde de grille sous des mécanismes à haute tension sont donc étudiés dans ce manuscrit se concentrant sur les technologies CMOS les plus avancées. Une loi en puissance type TDDB a été étendue vers les hautes tensions pour être utilisée comme un modèle de temps de programmation Antifuse. L'extension de la fiabilité TDDB nous donne également un élément clé pour modéliser la durée de vie du transistor de sélection. Des paramètres de programmation tels que l'amplitude de la tension, la compliance du courant ou la température sont également étudiés et leur impact sur le rendement en courant de lecture est abordé. Cette étude nous permet de rétrécir agressivement la surface globale de la cellule sans perte de performance ni de dégradation de la fiabilité. Un processus de caractérisation Antifuse est proposé pour être retravaillé et un modèle de programmation de tension-température-dépendante est inventé. Ce manuscrit a également mis l'accent sur la modélisation de courant de cellule programmée comme la fuite d’un oxyde de grille post-claquage. Un modèle compact MOSFET dégradé est proposé et comparé à l'état de l’art. Un bon accord est trouvé pour s'adapter à la large gamme de caractérisations I (V) de la cellule programmée. L'activation de ce modèle dans un environnement de design nous a permis de simuler la dispersion des distributions de courants de cellules programmées au niveau de la taille du produit à l'aide de runs Monte-Carlo. Enfin, cette thèse s'achève autour d'une étude d'investigation OxRAM comme une solution émergente. En combinant le dispositif Antifuse avec le mécanisme de commutation résistif de l'OxRAM, une solution hybride est proposée en perspective. / Embedded Non Volatile Memories represent a significant part of the semiconductor market. While it addresses many different applications, this type of memory faces issues to keep the CMOS scaling down roadmap. Indeed, the recent introduction of high-k and metal for the CMOS gate is threatening the Flash’s competitiveness. As a consequence many emerging solutions are being. The Antifuse as part of the OTP memories is fully CMOS compliant, Antifuse memories are used for Chip ID, chip configuration, system repairing or secured data storage to say the least. The Antifuse programming relies on the gate oxide breakdown of its capacitor under high voltage. Previous work already brought some knowledge about the physical mechanisms involved but mainly on SiO2 gate oxide technologies. New challenges arise from the introduction of the new gate materials. A full review is needed about the oxide breakdown mechanisms involved in the Antifuse programming. The extensive use of high voltage also suggests to extend our knowledge about reliability within this voltage range. Pre and post gate oxide breakdown under high voltage mechanisms are then deeply investigated in this manuscript focusing on the most advanced CMOS technologies. Fowler Nordheim Tunneling has been confirmed as the main mechanism responsible for the gate oxide leakage conduction under high voltage during the wearout phase even-though defect contribution has been evidenced to mainly contribute under low voltage , e.g. the virgin Antifuse leakage current. A TDDB based power law has been extended toward high voltage to be used as a robust Antifuse programming time model. Extending the TDDB reliability under high electric field also gives us key element to model the selection MOSFET time to failure. Programming parameters such as voltage amplitude, current compliance or temperature are also investigated and their impact on the Read Current Yield are tackled. This study allows us to aggressively shrink the bitcell overall area without losing performance nor degrading the reliability. This study also reveals a worst case scenario for the programming parameters when temperature is very low. As a consequence, the early Antifuse characterization process is proposed to be rework and a programming voltage-temperature-dependent solution is invented. This manuscript also focused on the Antifuse programmed cell current modeling as gate oxide post-breakdown conduction. A remaining MOSFET compact model is proposed and compared to the state of the art. Good agreement is found to fit the wide range of read current. Enabling this model within a CAD environment has allowed us to simulate the Read Current Yield dispersion at product size level using Monte-Carlo runs. Finally, this thesis wraps up around an OxRAM investigation study as a serious emerging eNVM solution. Combining the Antifuse device with the resistive switching mechanism of the OxRAM, a hybrid solution is proposed as a perspective.