Ces dix dernières années, la miniaturisation des transistors MOS en technologie planaire sur silicium massif connait une augmentation considérable des effets parasites liés à la réduction de la longueur du canal. Ces effets canaux courts ont pour conséquence de dégrader les performances des transistors, rendant les circuits moins efficaces énergétiquement et plus sensibles aux phénomènes de fluctuations des procédés de fabrication. Ainsi, cette technologie fait face à une vraie barrière pour les noeuds inférieurs à 32nm.Pour répondre aux besoins des dispositifs mobiles alliant hautes performances et basse consommation, la technologie planaire sur isolant complètement désertée (FD-SOI pour Fully depleted Silicon-On-Insulator) apparaît comme une solution adaptée. En effet, grâce à son film de silicium mince et non dopé, le transistor MOS dispose d’un meilleur contrôle électrostatique du canal et d’une faible variabilité de sa tension de seuil. De plus, cette technologie offre la possibilité de moduler la tension de seuil des transistors grâce à une polarisation étendue à ±3V des caissons situés sous la fine couche d’oxyde enterré. Ainsi, cette spécificité apporte aux concepteurs de circuits intégrés un levier supplémentaire permettant de moduler les performances d’un circuit ainsi que d’en optimiser son efficacité énergétique.Le travail de recherche de thèse présenté dans ce mémoire a contribué au développement de la plateforme technologique FD-SOI pour les noeuds 28 puis 14nm. Dans un premier temps, l’exploitation d’un chemin critique extrait d’un coeur de processeur ARM Cortex-A9 a permis d’évaluer à la fois les gains intrinsèques apportés par la technologie FD-SOI ainsi que ceux produits par la modulation de la tension de seuil des transistors par polarisation du substrat. Cette technique permet ainsi de diviser jusqu’à 50 fois le courant statique d’un circuit lorsqu’il est inactif, ou encore par 2 l’énergie totale nécessaire à fréquence constante. Ces nombreuses analyses ont permis, dans un second temps, de proposer plusieurs solutions de conception visant une nouvelle fois à optimiser l’efficacité énergétique des circuits intégrés. Parmi celles-ci, la conception d’une structure à caisson unique permet notamment de résoudre les difficultés de co-intégration multi-VT classique, présentes en FD-SOI. Cette approche offre également aux concepteurs une solution performante pour les circuits fonctionnant avec une très large gamme de tensions d’alimentation. En effet, à l’aide d’une seule tension de substrat, les transistors n et p-MOS peuvent être simultanément rééquilibrés permettant ainsi de réduire fortement la tension minimale d’alimentation du circuit. / Over the last ten years, the scaling of MOSFETs in bulk planar technology is experiencing a significant increase in parasitic phenomenon driven by the reduction of the transistor channel length. These short-channel effects lead to the degradation of transistor performances, making circuits less energy efficient and more sensitive to the manufacturing process fluctuations. Therefore, this technology faces a real barrier for nodes beyond 32nm.To meet the needs of mobile devices, combining high performances and low power consumption, the planar fully depleted silicon-on-insulator (FD-SOI) technology appears to be a suitable solution. Indeed, thanks to its thin-film of silicon and an undoped channel, MOS transistors have an excellent short-channel electrostatic control and a low variability of the threshold voltage given by an immunity to random dopant fluctuation. In addition, this compelling technology enables to adjust the threshold voltage of transistors by applying a wide ±3V back-bias voltage on Wells. Thus, this specific FD-SOI feature brings to IC designers an additional lever to modulate the performance and to optimize the energy efficiency of circuits.The research work presented in this thesis has contributed to the development of FD-SOI technology platform for the 28 and 14nm nodes. Initially, a critical path extracted from an ARM Cortex-A9 processor was used to assess both the intrinsic gains provided by the FD-SOI technology and those produced by modulating the back-bias voltages. This technique enables to divide by up to 50 times the static current of circuits in standby mode, or by 2 the total energy consumption at same frequency. In the second phase, several design solutions are proposed in order to optimize the energy efficiency of circuits again. Among these, the design of a single-Well structure enables to solve the conventional multi-VT co-integration issue, occurring in FD-SOI. Moreover, this novel approach also offers an efficient solution for integrated circuits operating over a wide supply voltage range. Indeed, thanks to a single back-bias voltage, both n and p-MOS transistors could be easily balanced enabling an outstanding minimal supply voltage.

L’intégration 3D séquentielle représente une alternative potentielle à la réduction des dimensions afin de gagner encore en densité d’une génération à la suivante. Le principal défi concerne la fabrication du transistor de l’étage supérieur avec un faible budget thermique; ceci afin d’éviter la dégradation du niveau inférieur. L’étape de fabrication la plus critique pour la réalisation du niveau supérieur est l’activation des dopants. Celle-ci est généralement effectuée par recuit à une température supérieure à 1000 °C. Dans ce contexte, cette thèse propose des solutions pour activer les dopants à des températures inférieures à 600 °C par la technique dite de recristallisation en phase solide. Les conditions de dopage ont été optimisées pour améliorer le niveau d’activation et le temps de recuit tout en réduisant la température d’activation jusqu’à 450°C. Les avancées obtenues ont été implémentées sur des dispositifs avancés FDSOI et TriGate générant des dispositifs avec des performances inférieures aux références fabriquées à hautes températures (supérieures à 1000 °C). En utilisant des simulations TCAD et en les comparant aux mesures électriques, nous avons montré que la région la plus critique en termes d’activation se trouve sous les espaceurs de la grille. Nous montrons alors qu’une intégration dite « extension first » est le meilleur compromis pour obtenir de bonnes performances sur des dispositifs fabriqués à faible température. En effet, l’implantation des dopants avant l’épitaxie qui vise à surélever les sources et drains compense l’absence de diffusion à basse température. Ces résultats ont par la suite été étendus pour des dispositifs TriGate et FinFETs sur isolants. Pour la première fois, l’intégration « extension first » a été démontrée pour des N et PFETs d’une technologie 14 nm FDSOI avec des résultats prometteurs en termes de performances. Les résultats obtenus montrent notamment qu’il est possible d’amorphiser partiellement un film très mince avant d’effectuer une recroissance épitaxiale sur une couche dopée. Finalement, une implantation ionique à relativement haute température (jusqu’à 500 °C) a été étudiée afin de doper les accès sans amorphiser totalement le film mince, ce qui est critique dans le cas des dispositifs FDSOI et FinFET. Nous montrons que les niveaux d’activation après implantation sont trop faibles pour obtenir des bonnes performances et que l’implantation ionique « chaude » est prometteuse à condition d’être utilisée avec un autre mécanisme d’activation comme le recuit laser. / 3D sequential integration is a promising candidate for the scaling sustainability for technological nodes beyond 14 nm. The main challenge is the development of a low temperature process for the top transistor level that enables to avoid the degradation of the bottom transistor level. The most critical process step for the top transistor level fabrication is the dopant activation that is usually performed at temperature higher than 1000 °C. In the frame of this Ph.D. work, different solutions for the dopant activation optimization at low temperature (below 600 °C) are proposed and integrated in FDSOI and TriGate devices. The technique chosen for the dopant activation at low temperature is the solid phase epitaxial regrowth. First, doping conditions have been optimized in terms of activation level and process time for low temperatures (down to 450 °C) anneals. The obtained conditions have been implemented in FDSOI and TriGate devices leading to degraded electrical results compared to the high temperature process of reference (above 1000 °C). By means of TCAD simulation and electrical measurements comparison, the critical region of the transistor in terms of activation appears to be below the offset spacer. The extension first integration scheme is then shown to be the best candidate to obtain high performance low temperature devices. Indeed, by performing the doping implantation before the raised source and drain epitaxial growth, the absence of diffusion at low temperature can be compensated. This conclusion can be extrapolated for TriGate and FinFET on insulator devices. Extension first integration scheme has been demonstrated for the first time on N and PFETs in 14 nm FDSOI technology showing promising results in terms of performance. This demonstration evidences that the two challenges of this integration i.e. the partial amorphization of very thin films and the epitaxy regrowth on implanted access are feasible. Finally, heated implantation has been investigated as a solution to dope thin access regions without full amorphization, which is particularly critical for FDSOI and FinFET devices. The as-implanted activation levels are shown to be too low to obtain high performance devices and the heated implantation appears a promising candidate for low temperature devices if used in combination with an alternative activation mechanism.

Une alternative à la réduction des dimensions caractéristiques des transistors est la 3D séquentielle. L’intégration 3D séquentielle requiert la fabrication de plusieurs niveaux de composant directement les uns au dessus des autres. Les procédés de fabrication utilisables pour les niveaux supérieurs sont limités par le budget thermique maximal que peuvent supporter les niveaux inférieurs. Pour la technologie FDSOI cette limite est fixée entre 500 °C et 550°C, 5 h dépendant de la siliciuration utilisée. Malgré le travail fourni pour réduire le BT des procédés de fabrication du transistor FDSOI, il est difficile d’atteindre cette limite pour certaines étapes, comme l’épitaxie des sources et drains surélevés. Dans ce contexte, cette thèse propose d’étudier et d’améliorer la stabilité thermique des niveaux bas, c’est à dire des transistors FDSOI et des niveaux de routages intermédiaires. L’étude de stabilité thermique du transistor FDSOI a permis d’identifier le siliciure comme étant l’élément le plus sensible aux budgets thermiques. Sa détérioration entraîne la dégradation de la résistance d’accès du transistor et favorise la diffusion du siliciure dans le canal. L’utilisation du Ni0.90Pt0.10 est limitée à 500 °C, 5 h, celle du Ni0.85Pt0.15 à 550 °C, 5 h. En alternative au NiPt, un nouveau siliciure a été étudié : le Ni0.90Co0.10. Afin de repousser sa stabilité thermique à 600 °C, 2 h, son intégration a dû être couplée à deux facteurs d’améliorations : l’amorphisation partielle des sources et drains par implantation et l’intégration d’un film de silicium intrinsèque epitaxié au-dessus des sources et drains composés de Si0.70Ge0.30. Les effets de ces différents « boosters » ont ainsi été analysés et expliqués. Pour la première fois, les avancées obtenues ont été implémentées sur des dispositifs FDSOI du noeud 14 nm. Ce premier essai est concluant car des performances identiques aux transistors pMOS fabriqués avec le siliciure Ni0.85Pt0.15, étudié depuis les années 2000, ont été obtenues. Néanmoins, la stabilité thermique évaluée sur transistor Ni0.90Co0.10 reste à améliorer. L’intégration de niveaux de routage entre les niveaux de transistors requiert des matériaux thermiquement stables et peu contaminants. Dans cette optique, la stabilité thermique d’une liste de diélectriques a été étudiée et caractérisée principalement par ellipsométrie, FTIR et ellipsométrie-porosimértie. Ainsi des couples isolant/barrière ont pu être déterminés pour chaque budget thermique appliqué entre 500 °C et 600 °C, 2 h. En ce qui concerne le métal intermédiaire, le tungstène a été étudié comme matériau conducteur, en plus du cuivre, en raison de son caractère moins contaminant. Ces deux matériaux ont montré une bonne stabilité thermique : jusqu’à 500 °C, 2 h pour le cuivre et 550 °C, 5 h pour le tungstène. Cependant, la résistance d'une ligne en cuivre est six fois moins résistante d'une ligne en tungstène. Cette valeur pourra être abaissée dans le cas de l’utilisation d’une nouvelle barrière en tungstène sans fluore qui a été étudiée et intégrée avec succès. Pour finir, la fiabilité du diélectrique à l’état de l’art, le SiOCH poreux, a été analysé dans des structures intégrant des lignes en tungstène. Dans ces conditions, la durée de vie du diélectrique est estimée à 1e16 années. Malgré la diminution de cette valeur après budget thermique à 600 °C, 2 h, (1e7 années), celle-ci reste bien supérieure à celle du cuivre dans des conditions identiques. / The 3D sequential integration is a smart alternative to planar device scaling. In this integration, the stacked transistors are processed sequentially, thus implying the reduction of the top thermal budget processes in order to preserve the bottom levels. For the FDSOI technology, the maximum thermal budget is set at 500 °C, 2 h. Despite the work done to reduce the thermal budget of the FDSOI processes, it is difficult to comply with this limit, as for example for the epitaxial raised source and drain which would need a thermal budget limit relaxation. In the frame of this Ph.D work, the thermal stability of the FDSOI transistors and the intermediate Back-End-Of-Line have been studied and optimized. The FDSOI transistor silicide has been identified as the most sensitive element to the thermal budget. Its degradation imply the access resistance degradation and favor the diffusion of the silicide into the channel. For this purpose, the Ni0.90Co0.10 silicide has been studied. To increase its thermal stability up to 600 °C, 2 h, two enhancers have been integrated: the pre-amorphization implant and the integration of a silicon capping over the Si0.70Ge0.30 source and drain. The effects of these enhancers on the thermal stability have been analyzed and understood. In addition to those, the Ni0.90Co0.10 has been integrated for the first time on 14 nm node FDSOI transistors. This first attempt is positive: identical performances on pMOS transistors have been obtained with Ni0.90Co0.10 silicide compare to Ni0.85Pt0.15 silicide, which is studied since the 2000’s. However, the improvement of thermal stability is not yet achieved on FDSOI transistors with Ni0.90Co0.10 silicide. Concerning the stability of the intermediate BEOL, the stability of dielectrics has first been studied and characterized by ellipsometry, FTIR and ellipsometric–porosimetry. Thus, insulating/barrier pairs have been defined for each thermal budget between 500 °C and 600 °C, 2 h. The metal lines have been studied using a 28nm node layout. Due to its limited contaminant characteristic, tungsten has been analyzed in addition to copper. Both materials show a good thermal stability: 500 °C, 2 h for copper and 550 °C, 5 h for tungsten despite the higher resistivity of tungsten. A factor 6 has been measured between these two materials. The resistance of a tungsten line has been improved by the integration of a new barrier. Finally, the state of the art Back-End-Of-Line dielectric reliability, the porous SiOCH, has been studied, function of the thermal budget, in structure integrated tungsten metal lines. In these conditions, the dielectric lifetime is estimated at 1e16 years. Despite its reduction due to thermal budget at 600 °C, 2 h (1e7 years), the tungsten lifetime estimation remains higher than the one obtained with copper lines without thermal budget.

La qualité du transport électronique est l’une des clés permettant de soutenir la progression des performances pour les futures générations de composants. De très nombreux facteurs, comme le choix de l’isolant et du métal de grille, le matériau de canal ou la présence de contraintes mécaniques, affectent de façon négative ou positive ces propriétés de transport. L’épaisseur du canal, qui atteint des dimensions nanométriques joue également un rôle : interactions avec les interfaces, fluctuations d’épaisseurs, effets de couplage électrostatique ou quantique entre ces interfaces. Il est probable que des mécanismes d’interaction associés à la proximité des zones surdopées de source et de drain puissent également intervenir. A ces dimensions, on s’attend à observer des phénomènes de transport hors d’équilibre, voire balistique, qui peuvent remettre en question la validité des paramètres utilisés pour caractériser le transport. Donc avec l'avancement de la technologie, il devient nécessaire de faire évoluer les modèles de transport et les paramètres afin de mieux expliquer le fonctionnement du MOSFET. Cette thèse se concentre sur la compréhension des modèles de transport existants et des méthodes d'extraction pour les noeuds technologiques actuels et futures. Les modèles de transport et les méthodes d'extraction de paramètres en régime linéaire et de saturation ont été explorés au cours de cette thèse. L'impact de la résistance série, qui est une fonction de la tension de grille, dans les MOSFET avancés est pris en compte et une nouvelle méthode d'extraction améliorée a été développée dans le régime linéaire. Des mesures à basse température ont été utilisées en régime linéaire pour l'extraction des mécanismes de diffusion en utilisant le modèle de mobilité. Une nouvelle méthode de correction pour le courant de drain dans le régime de saturation pour les MOSFET canal court est développée en utilisant les mesures à basse température. Cela permet de corriger du DIBL ainsi que des effets de « self heating ». Le modèle de saturation de vitesse et la méthode d'extraction associée sont explorés dans le régime de saturation et sont étudiés en fonction de la température et de la longueur de canal. Les modèles balistique et quasi-balistique avec le concept de la « kT layer » en régime de saturation sont également étudiés pour les noeuds sub 32 nm. Mesurer la magnétorésistance offre des perspectives prometteuses pour les dispositifs à canal court et permettant d’extraire directement la mobilité, sans la nécessité de la connaissance des dimensions du canal. Un modèle analytique pour la magnétorésistance est développé dans le cadre des noeuds technologiques sub 32 nm pour les modèles de transport balistique et quasi-balistique. La mesure de la magnétorésistance est explorée dans la région de saturation pour la première fois jusqu'à 50 nm sur les MOSFET « bulk » afin de comprendre l'applicabilité de cette méthode d'extraction à ce régime. Enfin les dispositifs bulk+ FDSON, FinFET, et GAA sont caractérisés en fonction de la température et les mécanismes de transport dans ces nouveaux dispositifs sont étudiés jusqu'à 35 nm (FinFET). En outre, le paramètre de champ effectif η est extrait pour les dispositifs sSOI. On trouve qu’il est différent du cas « bulk » comme c'était le cas pour les résultats obtenues sur bulk contraint et FDSOI. Cela est interprété par la rugosité de surface et la diffusion des phonons en raison de l'occupation préférentielle de la sous la bande fondamentale dans ces dispositifs avancés. / Electron transport is one of the key properties that need to be improved in order to sustain performance improvement for the next technological nodes. Many factors, such as the choice of gate stack materials, channel material or the presence of mechanical strain contribute to degrade or improve transport properties. Body thickness, which reaches dimensions of a few nanometers, is playing a role as well, through interface scattering, thickness fluctuations or electrostatic and quantum coupling effects between front and back interfaces. In addition, it is strongly suspected that additional scattering mechanisms are associated with the proximity of the highly doped source and drain regions. For the sake of sub 32nm technology nodes development, it is of fundamental importance that these various mechanisms be identified and studied. In this range of dimensions, electron transport is governed by out of equilibrium, or even ballistic, phenomena. Therefore along with the advancement in the technology nodes, it becomes necessary to evolve the transport models and parameters to better explain the MOSFET operation. This thesis focuses on understanding the existing transport models and extraction methods and improving the same under the context of current and future technology nodes mainly sub 32nm. The MOSFET transport models and static parameter extraction methods in linear and saturation regime have been explored during the course of this thesis. The impact of gate voltage dependent series resistance in the advanced MOSFETs is taken into account and a new improved extraction method has being developed in the linear regime. Low temperature measurement is used in linear regime for the extraction of scattering mechanisms using mobility model. A new saturation drain current correction for short channel MOSFETs is developed for taking into account both DIBL and self-heating using low temperature measurement. Velocity saturation vsats model and extraction method is explored in the saturation regime and vsats is studied against temperature and channel lengths. Ballistic and quasi ballistic model with concept of kT layer in saturation regime is also studied for the sake of sub 32nm nodes. Channel magnetoresistance measurement offers promising prospects for short channel devices as we can directly extract the channel mobility without the need for the knowledge of channel dimensions. An analytical magnetoresistance model is developed in the context of sub 32nm technology nodes for full ballistic and quasi ballistic transport models. Magnetoresistance measurement is explored in the saturation region for the first time down to 50nm on bulk MOSFETs in order to understand the applicability of this extraction method in this regime. Finally Bulk+ FDSON, FinFET, and GAA devices are characterized with temperature and studied the transport mechanism in these novel devices down to 35nm (FinFET). Also effective field parameter η is extracted for sSOI devices and found that this is significantly different from bulk value as in the case of previous results in strained bulk and FDSOI devices and this is interpreted as increased surface roughness and phonon scattering due to preferential sub band occupation in these advanced devices.

Dans l’industrie de la micro-électronique, les efforts à fournir pour les nouvelles applications développées deviennent de plus en plus contraignants et difficiles à supporter en terme de coût. Les agressions provenant des décharges électrostatiques (ESD) générées par l’environnement direct sur les puces constituent un facteur important de la chute de rendement et donc des coûts. Ces difficultés s’ajoutent aux limites physiques plus strictes pour fabriquer des transistors lorsque l’on aborde des échelles nanométriques. La technologie Silicium sur Isolant (SOI) a été développée afin de contourner cette difficulté, mais l’intégration des protections ESD limite son émergence du fait de la complexité de la mise au point et du développement d’un réseau de protection pour la puce.L’objectif annoncé de ce travail de recherche, effectué en collaboration entre STMicroelectronics le CEA et l’IMEP est d’évaluer les caractéristiques principales de la technologie pour la protection contre les décharges et de proposer une stratégie innovante de protection adaptée au SOI. En effet, à partir de résultats expérimentaux, nous avons pu constater que l’oxyde enterré, le BOX, limite les performances en robustesse et diminue la fenêtre de conception pour le déclenchement des protections. Pour y remédier, une structure commandée bidirectionnelle a été développée sur PDSOI afin de faciliter la dissipation thermique et améliorer la robustesse. Pour prolonger cette solution sur technologie FDSOI, une étude approfondie sur le thyristor afin a été menée afin de porter cette solution. L’analyse de simulation 3D et de résultats silicium ont permis de proposer une stratégie de protections innovantes pour le thyristor sur FDSOI. / In the microelectronics industry, the fabrication process for advanced technological nodes becomes more and more cumbersome and limiting in terms of cost. The electrostatic discharges (ESD) generated by the direct environment affect the circuits and constitute an important factor for the decrease of the yield and thus result in an increase of the costs. Apart from these difficulties, there are also issues arising from the physical limits of transistor integration when reaching the nanoscale.The Silicon on Insulator (SOI) technology was developed in order to bypass this difficulty. However, the integration of ESD protections limits its emergence due to the development complexity and the protection circuit needed. The goal of this work which was a collaboration between STMicroelectronics, CEA and IMEP was to evaluate the principal characteristics of this technology for electrostatic discharge protection and propose a novel protection strategy adapted for SOI.In fact, we were able to confirm from experimental results that the buried oxide (BOX) limits the performances in terms of robustness and narrows the window of conception for the triggering of the protections. A commanded bidirectional structure was developed on PDSOI and proposed as a solution to facilitate the thermal dissipation and improve the robustness.In order to extend this solution on FDSOI technology, a detailed study on the thyristor was performed. Analysis of the 3D simulations and experimental results permitted to propose an innovative strategy for ESD protections on FDSOI.

Dans la chaine de développement des circuits, une attention particulière doit être portée sur le comportement en fiabilité des dispositifs MOS comme briques de base des circuits avancés CMOS lors du développement d’une technologie. Au niveau du dispositif, les comportements des différents mécanismes de dégradation sont caractérisés. A l’opposé dans le prototype final, le produit est caractérisé dans des conditions accélérées de vieillissement, mais seuls des paramètres macroscopiques peuvent être extraits. Un des objectifs de cette thèse a été de faire le lien entre le comportement en fiabilité d’un circuit ou système et ses briques élémentaires. Le second point important a consisté à développer des solutions de tests dites ‘intelligentes’ afin d’améliorer la testabilité et le gain de place des structures, pour mettre en évidence le suivi du vieillissement des circuits et la compensation des dégradations. Une autre famille de solutions a consisté à reproduire directement dans la structure l’excitation ou la configuration réelle vue par les dispositifs ou circuits élémentaires lors de leur vie d’utilisation (lab in situ). / In the circuit development, specific attention must be paid to the MOS device reliability as a building block as well as a prototype reference circuit (CMOS) during the technology development. At device level, the different degradation mechanisms are characterized. In the final prototype, the product is characterized in accelerated aging conditions, but only the macroscopic parameters can be extracted. One objective of this thesis has been to link the circuit or system reliability and its building blocks. Also, the second important point has consisted in the development of 'smart' test solutions to improve testability and gain up structures so as to highlight the circuits aging monitoring and degradation compensation. Another family of ‘smart’ solutions has involved reproducing directly in the structure the excitement or the actual configuration as it is seen by elementary circuits or devices during their usage life (lab in situ).

The growing interest in high speed and RF technologies assert for the importance of reliability characterization beyond the conventional DC methodology. In this work, the influence of bias temperature instability (BTI) stress on RF small signal parameters is shown. The correlation between degradation of DC and RF parameters is established which enables the empirical modelling of stress induced changes. Furthermore, S-Parameters characterization is demonstrated as the tool to qualitatively distinguish between HCI and BTI degradation mechanisms with the help of extracted small signal gate capacitances.

Avec la prolifération des appareils électroniques portables et mobiles communicants, il est recommandé de pouvoir échanger des données rapidement et commodément entre les appareils. Avec la pénurie de bande passante et la congestion dans le spectre des fréquences faibles, la technologie de communication à ondes millimétriques (Mm-wave) est considérée comme l'une des technologies clés du futur pour permettre des applications sans fil à débit élevé grâce à son large spectre abondant. Les nœuds de technologie CMOS avancés sont dotés de ft et fmax plus élevés qui permettent une utilisation peu coûteuse et généralisée de ce spectre. Cependant, de nombreux défis associés à la conception de circuits et de systèmes RF millimétriques en utilisant des technologies CMOS avancées ont été identifiés. L’amplificateur de puissance (PA) a été identifié comme étant le bloc le plus difficile à concevoir dans un émetteur-récepteur intégré RF millimétrique. Le concept au niveau du système de l’architecture basse puissance est d’abord étudié et des blocs clés tels que l’antenne 60 GHz et le modulateur OOK dans la technologie CMOS 130nm ont été présentés. Cette thèse explore également les défis de conception de l’amplificateur de puissance à ondes millimétriques dans la technolgie 28nm UTBB-FDSOI. Trois conceptions différentes d’amplificateur de puissance de 60 GHz ont été démontrées dans 28nm LVT FDSOI : 1) Un PA cascode à deux étages, 2) Un PA différentiel à deux étages à base de transformateur, 3) Un PA différentiel à deux étages à puissance combinée. Les performances simulées, y compris la prise en compte des parasites principaux de disposition ont été présentées. Les travaux futurs incluront l’intégration sur puce avec le PA. / With the proliferation of portable and mobile electronic devices, there is a strong need to exchange data quickly and conveniently between devices encouraging to overcome challenges in bandwidth shortages and congestion in the lower frequencies spectrum. Millimeter-wave (Mm-wave) technology is considered as one of the future key technologies to enable high data rates wireless applications due to its large abundant spectrum. Advanced CMOS technology nodes comes with high ft and fmax, enable low cost and widespread use of this spectrum. However, many associated challenges ranging from device, circuit and system perspectives for the implementation of a highly integrated mm-wave transceiver especially the power amplifier (PA) which identified to be the most challenging RF block to be designed. The system level concept of low power architecture is firstly studied and key blocks such as 60 GHz antenna and OOK modulateur in 130nm CMOS technology were presented. This thesis also explores the design challenges of mm-wave power amplifier in 28nm UTBB-FDSOI technology. Three different designs of 60 GHz power amplifier were demonstrated in 28nm LVT FDSOI : 1) A two-stage cascode PA, 2) A two-stage differential PA with low-km TMN, 3) A power combined two-stage differential PA with low-km TMN. The simulated performance including the consideration of key layout parasitics were presented. Future work will include for on-chip integration with the PA.

Ce travail de thèse a pour but de contribuer au développement d'outils numériques pour la simulation de dispositifs avancés à base de matériaux alternatifs au Si : l’InGaAs et le SiGe. C'est un travail de collaboration entre l'industrie (STMicroelectronics à Crolles) et des instituts de recherche (le CEA à Grenoble et l'IEMN à Lille). La modélisation de dispositifs MOSFET avancés pour des applications de basse puissance est étudiée, grâce à des outils prédictifs, mais efficaces et peu coûteux numériquement, qui peuvent être compatibles avec un environnement industriel. L’étude porte sur différents aspects, tels que i) les propriétés électroniques des matériaux massifs et des nanostructures, avec des outils allant de la méthode des liaisons fortes et des pseudo-potentiels empiriques, à la masse effective ; ii) les propriétés électrostatiques des capacités III-V ; iii) les propriétés de transport (mobilité effective à faible champ et vitesse de saturation) dans les films minces et les nanofils ; iv) la simulation de dispositifs conventionnels planaires FDSOI 14nm en régime linéaire et saturé. Ce travail fait usage d'une large variété d'approches et de modèles différents. Des outils basés sur une approche physique sont développés, permettant d'améliorer la capacité prédictive des modèles TCAD conventionnels, pour la modélisation des dispositifs nanoscopiques à courte longueur de grille et à base de matériaux SiGe ou InGaAs. / This PhD work aims at contributing to the development of numerical tools for advanced device simulation including alternative materials (InGaAs and SiGe). It is a collaboration work, between the industry (STMicroelectronics--Crolles) and research institutes (CEA--Grenoble and IEMN--Lille). The modeling of advanced low-power MOSFET devices is investigated with predictive, but efficient tools, that can be compatibles with an industrial TCAD framework. The study includes different aspects, such as: i) the electronic properties of bulk materials and nanostructures, with tools ranging from atomistic tight-binding and empirical pseudo-potential to effective mass model; ii) the electrostatic properties of III-V Ultra-Thin Body and bulk MOSCAPs; iii) the transport properties (low-field effective mobility and saturation velocity) of thin films and nanowires; iv) the simulation of template 14nm FDSOI devices in linear and saturation regime. This work makes use of a broad variety of approaches, models and techniques. Physical-based tools are developed, allowing to improve the predictive power of TCAD models for advanced devices with short-channel length and alternative channel materials.

Les récepteurs pour les communications sans fil très haut débit à 60 GHz tirent profit des innovations des liens filaires afin de réduire le budget de puissance, ce qui permettra l'intégration de la prochaine génération des terminaux portables sans fil. L’implémentation d’un égaliseur de canal à décision rétroactive, utilisant des signaux mixtes, est proposé pour diminuer la consommation globale du système. Dans ce mémoire, la réduction de consommation est atteinte par l'élimination de l'horloge du chemin de rétroaction de l’égaliseur. Inspiré par des récents développements en traitement des signaux numériques en temps continu, une ligne à retard numérique est aussi introduite. Le système conçu vise à atténuer les effets causés par les réflexions du signal dans des contextes de transmission en contact visuel entre le transmetteur et le récepteur. Les résultats théoriques montrent ainsi une consommation dépendante de la réalisation du canal. En outre, un élément de délai numérique programmable est proposé en tant qu’élément granulaire de la ligne à retard, en exploitant la polarisation de substrat des transistors, afin d’atteindre un réglage des délais extrêmement fin. Des démonstrateurs sur Silicium ont été fabriqués et caractérisés en technologie 28 nm FDSOI (Fully Depleted Silicon Over Insulator) pour démontrer les concepts proposés dans cette thèse. / Receivers for 60GHz wireless communications have been profiting from innovation in wired links in order to meet a power budget that will enable integration in next‐generation high-speed portable wireless terminals. Mixed‐signal implementations of the Decision Feedback Equalizer (DFE) have been proposed to alleviate overall system consumption. In this thesis, power minimization is pursued by removing the clock from the feedback path of the DFE. Inspired by recent developments in Continuous‐Time Digital Signal Processing, a continuous‐time digital delay line is used. The design aims at mitigating wireless channel impairments caused by signal reflections in typical Line‐of‐Sight, indoors deployment conditions. The system is shown theoretically to achieve channel‐dependent power consumption within acceptable Bit Error Rate performance for decoding. Moreover, a programmable digital delay element is proposed as the granular element of the delay line that exploits body biasing to achieve a coarse/fine functionality. Prototype DFE and delay lines have been fabricated and characterized in 28nm Fully Depleted Silicon Over Insulator technology (FDSOI).