La mise à l'échelle de la technologie CMOS classique augmente les performances des circuits numériques grâce à la possibilité d'incorporation de composants de circuit supplémentaires dans la même zone de silicium. La technologie FDSOI 28nm de ST Microélectroniques est une stratégie d'échelle innovante qui maintient une structure de transistor planaire et donc une meilleure performance sans augmentation des coûts de fabrication de puces pour les applications basse tension. Il est important de s'assurer que l'augmentation des fonctionnalités et des performances ne se fasse pas au détriment de la fiabilité réduite, ce qui est assuré en répondant aux exigences des normes internationales ISO26262 pour les applications critiques dans les environnements automobile et industriel. Les entreprises de semi-conducteurs, pour se conformer à ces normes, doivent donc présenter des capacités d'estimation de la fiabilité au stade de la conception du circuit, qui est pour l'instant évaluer qu'après la fabrication d'un circuit numérique. Ce travail se concentre sur le vieillissement des standard cell et des circuits numériques avec le temps sous l'influence du mécanisme de dégradation du NBTI pour une large gamme de variations de processus, de tension et de température (PVT) et la compensation de vieillissement avec l'application de la tension à la face arrière (Body-Bias). L'un des principaux objectifs de cette thèse est la mise en place d'une infrastructure d'analyse de fiabilité composée d'outils logiciels et d'un modèle de vieillissement dans un cadre industriel d'estimation du taux de défaillance des circuits numériques au stade de la conception des circuits développés en technologie ST 28nm FDSOI. / Scaling of classical CMOS technology provides an increase in performance of digital circuits owing to the possibility of incorporation of additional circuit components within the same silicon area. 28nm FDSOI technology from ST Microelectronics is an innovative scaling strategy maintaining a planar transistor structure and thus provide better performance with no increase in silicon chip fabrication costs for low power applications. It is important to ensure that the increased functionality and performance is not at the expense of decreased reliability, which can be ensured by meeting the requirements of international standards like ISO26262 for critical applications in the automotive and industrial settings. Semiconductor companies, to conform to these standards, are thus required to exhibit the capabilities for reliability estimation at the design conception stage most of which, currently, is done only after a digital circuit has been taped out. This work concentrates on Aging of standard cells and digital circuits with time under the influence of NBTI degradation mechanism for a wide range of Process, Voltage and Temperature (PVT) variations and aging compensation using backbiasing. One of the principal aims of this thesis is the establishment of a reliability analysis infrastructure consisting of software tools and gate level aging model in an industrial framework for failure rate estimation of digital circuits at the design conception stage for circuits developed using ST 28nm FDSOI technology.

Des spécificités de la technologie SOI partiellement désertée (PD-SOI), comme son gain en vitesse, et l'isolation diélectrique des transistors, sont intéressantes pour la conception d'interfaces entrées/sorties. Toutefois, l'emploi de cette technologie conduit à des phénomènes indésirables tels que l'effet d'histoire, une consommation statique accrue et l'effet d'auto-échauffement. Dans ce travail, une analyse de ces effets a été menée. L'influence de l'auto-échauffement s'est révélée négligeable. Un schéma électrique employant un mécanisme de polarisation active a été proposé afin de supprimer l'effet d'histoire et de contrôler la consommation statique tout en conservant un gain en vitesse. Le circuit de test, en 65nm PDSOI de STMicroelectronics, montre que la solution proposée permet d'améliorer la gigue du temps de propagation lors d'une transmission. La deuxième partie de ce travail s'intéresse à la technologie SOI totalement désertée (FDSOI). Cette dernière apporte un meilleur contrôle électrostatique des transistors et un degré de liberté supplémentaire en conception par le contrôle de leurs tensions de seuil via la face arrière. Dans un premier temps, cette caractéristique a été validée pour les entrées/sorties sur un circuit fabriqué en 28nm FDSOI de STMicroelectronics. Elle a été ensuite exploitée pour la calibration de l'impédance de sortie d'une interface LPDDR2 et la compensation des fluctuations environnementales. La solution proposée dans ce travail tire profit de la modulation par face arrière pour réaliser la calibration durant la transmission, contrairement à l'état de l'art, ce qui a pour effet d'augmenter la bande passante.

Ces dix dernières années, la miniaturisation des transistors MOS en technologie planaire sur silicium massif connait une augmentation considérable des effets parasites liés à la réduction de la longueur du canal. Ces effets canaux courts ont pour conséquence de dégrader les performances des transistors, rendant les circuits moins efficaces énergétiquement et plus sensibles aux phénomènes de fluctuations des procédés de fabrication. Ainsi, cette technologie fait face à une vraie barrière pour les noeuds inférieurs à 32nm.Pour répondre aux besoins des dispositifs mobiles alliant hautes performances et basse consommation, la technologie planaire sur isolant complètement désertée (FD-SOI pour Fully depleted Silicon-On-Insulator) apparaît comme une solution adaptée. En effet, grâce à son film de silicium mince et non dopé, le transistor MOS dispose d’un meilleur contrôle électrostatique du canal et d’une faible variabilité de sa tension de seuil. De plus, cette technologie offre la possibilité de moduler la tension de seuil des transistors grâce à une polarisation étendue à ±3V des caissons situés sous la fine couche d’oxyde enterré. Ainsi, cette spécificité apporte aux concepteurs de circuits intégrés un levier supplémentaire permettant de moduler les performances d’un circuit ainsi que d’en optimiser son efficacité énergétique.Le travail de recherche de thèse présenté dans ce mémoire a contribué au développement de la plateforme technologique FD-SOI pour les noeuds 28 puis 14nm. Dans un premier temps, l’exploitation d’un chemin critique extrait d’un coeur de processeur ARM Cortex-A9 a permis d’évaluer à la fois les gains intrinsèques apportés par la technologie FD-SOI ainsi que ceux produits par la modulation de la tension de seuil des transistors par polarisation du substrat. Cette technique permet ainsi de diviser jusqu’à 50 fois le courant statique d’un circuit lorsqu’il est inactif, ou encore par 2 l’énergie totale nécessaire à fréquence constante. Ces nombreuses analyses ont permis, dans un second temps, de proposer plusieurs solutions de conception visant une nouvelle fois à optimiser l’efficacité énergétique des circuits intégrés. Parmi celles-ci, la conception d’une structure à caisson unique permet notamment de résoudre les difficultés de co-intégration multi-VT classique, présentes en FD-SOI. Cette approche offre également aux concepteurs une solution performante pour les circuits fonctionnant avec une très large gamme de tensions d’alimentation. En effet, à l’aide d’une seule tension de substrat, les transistors n et p-MOS peuvent être simultanément rééquilibrés permettant ainsi de réduire fortement la tension minimale d’alimentation du circuit. / Over the last ten years, the scaling of MOSFETs in bulk planar technology is experiencing a significant increase in parasitic phenomenon driven by the reduction of the transistor channel length. These short-channel effects lead to the degradation of transistor performances, making circuits less energy efficient and more sensitive to the manufacturing process fluctuations. Therefore, this technology faces a real barrier for nodes beyond 32nm.To meet the needs of mobile devices, combining high performances and low power consumption, the planar fully depleted silicon-on-insulator (FD-SOI) technology appears to be a suitable solution. Indeed, thanks to its thin-film of silicon and an undoped channel, MOS transistors have an excellent short-channel electrostatic control and a low variability of the threshold voltage given by an immunity to random dopant fluctuation. In addition, this compelling technology enables to adjust the threshold voltage of transistors by applying a wide ±3V back-bias voltage on Wells. Thus, this specific FD-SOI feature brings to IC designers an additional lever to modulate the performance and to optimize the energy efficiency of circuits.The research work presented in this thesis has contributed to the development of FD-SOI technology platform for the 28 and 14nm nodes. Initially, a critical path extracted from an ARM Cortex-A9 processor was used to assess both the intrinsic gains provided by the FD-SOI technology and those produced by modulating the back-bias voltages. This technique enables to divide by up to 50 times the static current of circuits in standby mode, or by 2 the total energy consumption at same frequency. In the second phase, several design solutions are proposed in order to optimize the energy efficiency of circuits again. Among these, the design of a single-Well structure enables to solve the conventional multi-VT co-integration issue, occurring in FD-SOI. Moreover, this novel approach also offers an efficient solution for integrated circuits operating over a wide supply voltage range. Indeed, thanks to a single back-bias voltage, both n and p-MOS transistors could be easily balanced enabling an outstanding minimal supply voltage.

Des spécificités de la technologie SOI partiellement désertée (PD-SOI), comme son gain en vitesse, et l'isolation diélectrique des transistors, sont intéressantes pour la conception d'interfaces entrées/sorties. Toutefois, l'emploi de cette technologie conduit à des phénomènes indésirables tels que l'effet d'histoire, une consommation statique accrue et l'effet d'auto-échauffement. Dans ce travail, une analyse de ces effets a été menée. L'influence de l'auto-échauffement s'est révélée négligeable. Un schéma électrique employant un mécanisme de polarisation active a été proposé afin de supprimer l'effet d'histoire et de contrôler la consommation statique tout en conservant un gain en vitesse. Le circuit de test, en 65nm PDSOI de STMicroelectronics, montre que la solution proposée permet d'améliorer la gigue du temps de propagation lors d'une transmission. La deuxième partie de ce travail s'intéresse à la technologie SOI totalement désertée (FDSOI). Cette dernière apporte un meilleur contrôle électrostatique des transistors et un degré de liberté supplémentaire en conception par le contrôle de leurs tensions de seuil via la face arrière. Dans un premier temps, cette caractéristique a été validée pour les entrées/sorties sur un circuit fabriqué en 28nm FDSOI de STMicroelectronics. Elle a été ensuite exploitée pour la calibration de l'impédance de sortie d'une interface LPDDR2 et la compensation des fluctuations environnementales. La solution proposée dans ce travail tire profit de la modulation par face arrière pour réaliser la calibration durant la transmission, contrairement à l'état de l'art, ce qui a pour effet d'augmenter la bande passante. / The characteristics of Partially-Depleted SOI (PD-SOI) technology, as its speed improvement and the dielectric isolation of the transistors, turn to be interesting for input/output interface. However, using this technology leads to side effects, such as history effect, higher static consumption and self-heating effect. In this work, an analysis of these effects was carried out. Self-heating appears to be negligible. To address the two other effects, a solution with active body control has been proposed in order to suppress the history effect and to reduce the static consumption while keeping the speed improvement. The test chip, processed in PDSOI 65nm from STMicroelectronics, shows that the proposed solution improves the jitter during transmission. The second part of this work involves Fully-Depleted SOI (FD-SOI) technology. This technology brings a better electrostatic control of transistors and an additional degree of freedom for circuit design, thanks to threshold voltage control through back biasing. First, this feature has been validated on input/output circuit processed in FD-SOI 28nm from STMicroelectronics. Then, back biasing has been exploited for output impedance calibration and for environmental fluctuation compensation, based on LPDDR2 standard. The proposed solution in this work takes benefit of the impedance modulation through back biasing in order to perform the calibration during transmission, as opposed to the state-of-the-art techniques. Thus, the overall communication data rate increases.