A new low power, wideband wireless transmitter able to convert any RF signal into a constant envelope signal enabling the use of a nonlinear and efficient power amplifier is presented. In the transmitter architecture, two normalized phase signals and the envelope are separated and processed separately. A 1-bit 2nd order SD modulator codes the envelope. Quantization noise is attenuated by a S&H interpolator introducing notches at multiples of the sampling frequency. Phase and Envelope signals are recombined and upconverted directly to radio frequencies using a novel full-digital, wideband quadrature modulator. This mixer takes advantage of the 1-bit SD output. As both LOs and envelope signals are represented by two-level signals, the product of these signals (XOR function) leads to a two-level signal, which can be used as command signal in the multiplexors. Phase signals or theirs complements that are generated by a simple Inversion Block are passed through this multiplexor at the rate of driving signals. This enables to implement a high frequency, wideband mixer instead of a more complex three-input modulator. This IQ mixer is very simple to implementate as it uses only CMOS logic gates. The generation of the quadrature clock signals in the mixer is obtained by carefully design of two paths to avoid mismatch to assure an error less than 1º (only demonstrated in simulation) and the use of SR flipflops to generate correctly the complementary signal prior to the divide-by-two circuit. Two asynchronous 9-bit DACs eliminate the 10-bit high-speed digital adder at the output of the IQ modulator and the 10-bit DAC before the PA, saving power and relaxing adder design constraints. Each DAC is divided into two full binary-weighted DACs of 4 and 5 bits. This topology enables to reduce the size ratios between the most and least significant bits related to a classic 9-bit binary-weighted structure (16 instead of 256). To test the speed and the gain control of the standalone DAC over 45 dB, a prototype DAC is designed in 0.13 ;m BiCMOS technology from STMicroelectronics together with a 1.4 GHz 9-bit CMOS ROM-less direct digital frequency synthesizer (DDFS). Over the output power range, measurements show a SFDR>25 dB with a power dissipation of 25 mW at the maximum differential output power of -3 dBm (RL=50 @). The whole transmitter is designed and implemented and a prototype transmitter is built in 0.13 μm BiCMOS STMicroelectronics process. This low cost single chip digital radio transmitter demonstrates a data rate of 1.8 GHz. The image level is measured to be -12 dBc at this sampling frequency. Dynamic range in the transmitter is 35 dB for sampling frequencies lower than 800 MHz and 25 dB for higher sampling frequencies up to 1.8 GHz. For a two-tone signal, the maximum single-ended output power is -31dBm for each tone and the power dissipation is about 35 mW. This architecture enables flexible and software-defined transmitter. Sampling frequency in the SD coder can be varied to adapt to different communications standards in terms of in-band and outof-band noise requirements and variable LO frequencies can be used. Moreover, the transmitter can adapt dynamically the output power to the power amplifier depending of the required transmitted power at the output of the PA. The transmitter has demonstrated its potential for use as a universal transmitter for applications targeting any frequency band and modulation schema up to 900 MHz (carrier frequency) and occupies a die area of 300x320 ;m2. The generated differential signal can be easily amplified by a switched-mode Power Amplifier (PA) in an efficient way because it presents constant-envelope and the PA can work in the saturation zone, which represents its optimal operation point.

Le projet de thèse porte sur l'oscillateur harmonique; l'oscillateur dépend du signal de fréquence fondamentale à 25 GHz, qui est amplifié à l'aide d'un LNA et d'un amplificateur de puissance afin de générer un troisième signal harmonique à 75 GHz en sortie et de faire une contre-réaction du signal fondamental afin d'assurer la continuité de l'oscillation. Un diplexeur est utilisé pour séparer les deux fréquences à l’étage de sortie, en tenant compte de l’amélioration de la puissance de sortie, du bruit de phase et de l’efficacité de puissance ajoutée PAE à la fréquence candidate de l’application 5G. La technologie de transistor choisie est le FDSOI 28 nm de STMicroelectronics. / The PhD project is about harmonic oscillator; the oscillator depends on the fundamental frequency signal at 25 GHz which is amplified using an LNA and power amplifier in order to generate third harmonic signal at 75 GHz at the output, and feedback the fundamental signal to ensure the continuity of the oscillation. A diplexer is used to separate between both frequencies at the output stage, taking in consideration the improvement of the output power, phase noise, and the power added efficiency PAE at the candidate frequency of 5G application. The transistor technology chosen is the 28nm FDSOI from the STMicroelectronics.

Ce travail porte sur la conception d'un amplificateur de puissance à 79 GHz et la co-intégration de l'amplificateur de puissance et l'antenne en technologie silicium SiGe. L'objectif de la thèse est de développer un module radiofréquence à l'émission pour des applications radar à 79 GHz. Ce module sera composé d'un amplificateur de puissance, d'une antenne et du circuit d'adaptation PA/Antenne. L'inter-étage entre le PA et l'antenne est une source supplémentaire d'atténuation du signal, d'autant plus rédhibitoire en technologie intégrée pour des fréquences aussi élevées. En réalisant une conception commune, ou codesign, de l'antenne et de l'amplificateur de puissance (PA), nous pouvons, à terme, nous affranchir du traditionnel inter-étage d'adaptation d'impédance entre ces deux blocs. Plus précisément, il convient de dimensionner l'antenne afin qu'elle présente a la sortie du PA l'impédance optimale que requiert son rendement en puissance maximum.

Le standard LTE permet l’accès au très haut débit mobile et évolue afind’adresser les applications embarquées de type objets connectés. Mais dans la perspectived’un émetteur-récepteur LTE fabriqué dans une technologie CMOS faible-coût ethautement intégrable, l’amplificateur de puissance (PA) reste le seul bloc actif non intégréà ce jour. De plus, l’utilisation de modulations en quadrature oblige la conceptiond’amplificateurs très linéaires, générant une consommation statique plus importante.Dans ce contexte, ces travaux de thèse portent sur la recherche de composants etde circuits permettant d’atteindre de fortes puissances de sortie et de résoudre le compromisentre la linéarité et la consommation du PA. Deux axes de travail sont identifiéset développés dans cette thèse. Le premier axe porte sur l’utilisation d’un transistor depuissance intégrable en technologie CMOS. Trois cellules de puissance basées sur ce composantsont présentées, de l’étude théorique aux résultats de mesure. Dans le second axede recherche, ce transistor est intégré dans une architecture avancée de PA entièrementréalisée en CMOS. Une méthode de conception de transformateurs intégrés est égalementdéveloppée. Le PA proposé est reconfigurable pour adresser les différents besoinsimposés par le standard LTE : puissance de sortie, haute linéarité et faible consommation. / The LTE standard has been intended for mobile communications. Focusingnot only on higher data rate, LTE now aims at an implementation for the Internetof Things (IoT). The main challenge, in the perspective of a LTE front-end fully manufacturedin a low-cost and high integration level CMOS technology, remains the design ofpower amplifiers (PA). Furthermore, the use of complex quadrature modulation resultsin stringent linearity requirements resulting in an important quiescent dc consumption.In this context, this work focuses on the research of devices and circuits generatinghigh output power and solving the compromise between linearity and consumption ofthe PA. Two strands of work are identified and developed in this thesis. The first oneuses a power transistor available in CMOS technology. Three power cells based on thisdevice are proposed, with detailed theoretical and experimental results. In the secondone, this transistor is then used in a fully-integrated CMOS PA. A design methodologyfor integrated transformers is also presented. The proposed fully-integrated PA is reconfigurablein order to address the main LTE challenges : output power, high linearity andlow consumption.

Les transistors à base de nitrure de gallium (GaN) ont, de par leurs propriétés physiques, des performances inégalables par les technologies classiques à base de silicium pour l’amplification de puissance hyperfréquence. Cependant, cette technologie souffre d’effets mémoires basses fréquences inhérents aux défauts présents dans la structure du transistor : les effets de pièges. La première partie de cette thèse vise à caractériser et modéliser les effets de pièges. La séparation des effets de pièges ayant des constantes de temps courtes (quelques ms) à ceux ayant des constantes de temps longues (quelques s) a été montrée à travers des mesures I-V impulsionnelles spécifiques. Un nouveau modèle électrique, basé sur la physique, a été développé au sein d’un simulateur CAO pour prendre en compte les effets de pièges lents. Ce modèle, une fois greffé à un modèle de transistor GaN déjà existant, est validé par comparaison avec des mesures en régime grand signal. La deuxième partie de cette thèse traite la conception d’une architecture d’amplificateur reconfigurable en fréquence et en puissance pour une application E/R aéroportée. Un démonstrateur a été réalisé avec des transistors GaN sur circuit imprimé à 10 GHz. Les mesures grand signal de cet amplificateur ont démontré la reconfigurabilité de l’architecture d’amplificateur équilibré à charge modulée (LMBA). Par ailleurs, deux amplificateurs de puissance GaN ont été conçus pour servir de briques de base à une version intégrée (MMIC) de l’architecture bi-mode : un forte puissance bande X (employant un combineur de puissance innovant) et un moyenne puissance bande C à X. / GaN based High Electron Mobility Transistors (HEMT) present outstanding performances for microwave power amplification with respect to their silicon-based counterparts. However, this technology still suffers from low frequency memory effects originated from defaults in the structure, the so-called trapping effects. First part of this thesis aims to characterize and model the trapping effects. It has been shown that the slow-rate trapping effects could be separated from the fast-rate ones, by carrying specific pulsed I-V measurements. Consequently, a new, physic based, electrical model has been developed in order to take into account the slow traps. This model, added into an already existing GaN CAD model, has been validated through large signal measurements. Secondly, the thesis goal is to design a reconfigurable power amplifier architecture between a high power X band mode and a medium power C to X band mode for airborne T/R modules. A 10 GHz, encapsulated GaN transistors based PCB demonstrator has been realized in order to demonstrate both the power and the frequency bandwidth reconfigurability of the Load Modulated Balanced Amplifier (LMBA) architecture. Moreover, two GaN integrated power amplifiers have been designed in order to be reused in a full MMIC version of the architecture.

Comme toutes modulations multiporteuses, l'OFDM souffre d'une forte variation d'amplitudes qui se traduit par un PAPR élevé. Cette caractéristique de l'OFDM la rend très sensible aux non-linéarités de l'amplificateur de puissance. Pour faire face à cette problématique, on peut surdimensionner l'amplificateur de puissance (solution non efficace en terme de rendement énergétique), linéariser l'amplificateur via les techniques de pré-distorsions, ou réduire le PAPR du signal avant amplification. L'objectif de cette thèse s'inscrit dans cette dernière thématique et plus particulièrement sur les techniques dites d'ajout de signal.Dans cette thèse, après une étude sur l'état de l'art des techniques de réduction du PAPR et en particulier les techniques dites d'ajout de signal, nous avons développé et proposé de nouvelles techniques de réduction du PAPR. Ces contributions s'articulent principalement autour des techniques de Clipping et de la Tone Reservation. / One of the main drawbacks of the OFDM modulation scheme is its high Peak-To-Average Power variation (PAPR) which can induce poor power efficiency at the transmitter amplifier. The digital base band pre-distortion for linearisation of power amplifier and the PAPR mitigation are the most commonly used solution in order to deals with efficiency and linearisation at the high power amplifier. This thesis is focused on the PAPR mitigation solution, and particularly on the adding signal based techniques. The proposed solutions in this report are about improving the Tone Reservation method which is the most popular adding signal based technique for PAPR mitigation, and also the classical clipping method which is the most simple method (in terms of computational complexity) actually.

Le présent travail de thèse porte sur l’étude, la conception et la démonstration d'émetteurs entièrement numériques, ciblant des standards de communication avancés pour les applications mobiles dans le cadre de l’Internet des Objets (IoT). Les innovations clés sont le modulateur Delta-Sigma (DSM) entrelacé et un amplificateur de puissance à réponse impulsionnelle finie (FIR-PA) basé sur une structure efficace à capacités commutées (SC). Le block FIR-PA utilise uniquement des inverseurs CMOS et des condensateurs dans une configuration SC, ce qui est entièrement compatible avec les nœuds technologiques CMOS avancés. Le prototype est implémenté dans une technologie 28nm FD-SOI CMOS avec 10 couches métalliques et un contrôle amélioré de la tension du substrat. L'émetteur RF numérique atteint un nombre de bits effectif de 13.5 dans la bande de signal utile et est compatible avec le standard LTE 900 MHz. Le circuit consomme 35 mW à une puissance de sortie maximale de 2.9 dBm et une alimentation de 1 V. Par rapport à l'état de l'art, à des niveaux de puissance de sortie similaires, le FIR-PA consomme 7 fois moins qu'un DAC 10-bit intégrant des modulateurs delta-sigma et 25% moins qu’un DAC résistif 12-bit. La surface active totale est de 0.047 mm2, soit 4 fois moins que le plus petit circuit publié précédemment. Par conséquent, ce travail se distingue par une faible consommation d'énergie grâce à la l’architecture 1-bit combinée au filtrage de bande et par la surface réduite obtenue par l’intégration efficace des cellules du FIR-PA. Il démontre la transition de l’émetteur analogique traditionnel à l’émetteur numérique intégré ciblant l'avenir des applications mobiles. / The present PhD work covers the study, design and demonstration of all-digital transmitters targeting advanced communication standards for mobile applications in the frame of the Internet of Things (IoT). Key innovations are time-interleaved Delta-Sigma modulators (DSM) and a power and area-efficient switched-capacitor (SC) finite impulse response power amplifier (FIR-PA). The common FIR-PA block uses exclusively inverters and capacitors in a switched-capacitor configuration, thus being fully compatible with advanced CMOS technology nodes. The prototype is integrated in 28nm FD‐SOI CMOS technology with 10 metal layers and body biasing fine-tuning features. The proposed digital RF transmitter achieves 13.5 in‐band effective number of bits and is 900 MHz LTE‐compliant. The overall power consumption is 35 mW at 2.9 dBm peak output power and 1V supply. With respect to relevant state-of-the art, at similar output power levels, the FIR‐PA consumes 7 times less than a 10‐bit DSM‐based DAC and 25% less than a 12‐bit resistive DAC. The total active area is 0.047 mm2, at least 4 times lower than the smallest previously published work. Consequently, this work stands out for low power consumption thanks to the single-bit core solution combined with band filtering and low area achieved with a multi-layer FIR-PA cell structure. It demonstrates the transition from traditional analog to highly integrated digital-intensive transmitters targeting the future of mobile applications.

Le marché croissant des télécommunications est demandeur de circuits à la fois très performants (vitesse de commutation, haut débit, etc.) mais aussi à faible consommation, surtout dans le cas de systèmes portables. Le SOI-CMOS a déjà démontré son potentiel pour réduire la consommation à même vitesse de commutation par rapport au CMOS sur matériau silicium massif, à condition que le film de SOI soit suffisamment mince (inférieur ou égal à la profondeur de jonction source/drain). Plus récemment, la caractérisation de fonctions RF dans ce type de technologie a montré que le SOI pouvait être un bon candidat pour mixer des fonctions RF et digitales. Cependant, ce type d'intégrations dites « System On Chip » ne peut être complet sans une intégration des fonctions de puissances associées. La faisabilité d'intégrer en technologie CMOS sur SOI mince (< 0.1¼m) des composants haute tension (BVds de l'ordre de 15V) de type LDMOS, leur conception et les performances sont étudiées dans cette thèse. Dans un premier temps, les différentes technologies de puissance sur silicium sont présentées, en particulier les différentes applications visées, les types de composants existants et enfin le problème central de l'introduction d'une haute tension dans un circuit : l'isolation entre blocs. Ensuite, en plus des avantages que présente une technologie SOI, l'intérêt du SOI pour des applications de puissance est démontrée. Dans les deux dernières parties, la conception des transistors haute tension sur SOI fin est expliquée. Les aspects de caractérisations statiques et dynamiques, de fiabilité, de comportement thermique et énergétique sont abordés ; ce qui permet de conclure qu'une telle solution technologique est tout à fait industrialisable et permet d'atteindre l'état de l'art actuel.

Depuis la fin de ma thèse, mes travaux de recherche se sont orientés vers la modélisation, la conception et la caractérisation de dispositifs passifs hyperfréquences accordables. L'accordabilité pouvant être envisagée aussi bien par du contrôle optique sur substrat silicium haute résistivité, que par des varactors intégrés ou reportés, ou bien encore par des capacités MIM ferromagnétiques. Ces activités sont à la fois liées au domaine de la modélisation électrique et électromagnétique de filtres et d'adaptateurs d'impédances accordables ainsi qu'au domaine des techniques de mesures sensibles hyperfréquences sur silicium. Je résumerai donc ces recherches qui s'appuient sur les travaux des doctorants et stagiaires que j'ai encadrés depuis une dizaine d'années.

Avec le nombre croissant de services accessibles par l'utilisateur sur un terminal mobile, les caractéristiques multi-standards et la reconfigurabilité des chaînes radio-fréquences amènent des contraintes de conception de plus en plus importantes sur les composants RF, en particulier sur les filtres. La solution que nous proposons dans ce travail consiste à répartir la fonction de filtrage sur l'ensemble de l'émetteur RF. Ainsi, tout en gardant sa fonctionnalité première, chaque composant (filtre, duplexeur, amplificateur, antenne...) apporte une fonction de filtrage supplémentaire et/ou complémentaire qui permet, une fois intégré dans l'ensemble de la chaîne, de répondre aux gabarits imposés par les différents standards. Ce mémoire présente une première étude sur ce sujet. Il met en évidence la faisabilité du concept de filtrage réparti, avec la présentation de quelques architectures multi-fonctions : amplificateur-filtrant, diviseur de puissance filtrant, antenne filtrante...