Le marché des amplificateurs de puissance pour les combinés téléphoniques portables est actuellement dominé par les semi-conducteurs III-V, les transistors HBT et PHEMT GaAs étant utilisés dans les amplificateurs de puissances et les commutateurs d’antennes respectivement. Cette situation est cependant en train d’évoluer puisque des technologies silicium sur isolant (SOI, Silicon-On-Insulator) intégrant à la fois l’amplificateur de puissance (avec des transistors LDMOS) et les commutateurs d’antennes (avec des transistors CMOS ou des MEMS) sont en cours de qualification. Toutefois, les performances de ces transistors à grille polysilicium, intégrés aux technologies CMOS, limitent leur utilisation à des fréquences de travail inférieures à 2 GHz. L’objectif des travaux de thèse présentés dans ce manuscrit est d’étendre le domaine d’applications des transistors LDMOS aux réseaux de communication sans fil fonctionnant dans une gamme de fréquences de 3 à 5 GHz. Dans cette perspective, une première étude sur différents substrats SOI et massifs a permis de conclure que les substrats de type SOI mince pénalisent les performances des composants LDMOS, notamment à cause de l’effet d’auto-échauffement qui est plus important. Une seconde étude axée sur la structure même du composant indique qu’une modification du contact de grille permet d’augmenter de façon significative les performances en petit signal mais l’amélioration des performances grand signal est plus modérée. Enfin, une étude plus amont qui vise à remplacer le polysilicium des grilles par un métal a montré que la co-intégration de transistors CMOS classiques avec des transistors LDMOS à grille métallique est possible. / The power amplifier market for mobile phone handsets is currently dominated by III-V semiconductors, the PHEMT and HBT GaAs transistors being used for the power amplifiers and the antenna switches respectively. However, this situation is evolving with the release of Silicon-On-Insulator (SOI) technologies which allow the integration of both the power amplifier (with LDMOS transistors) and the antennae switches (with CMOS transistors or MEMS). The performances of the polysilicon gate LDMOS transistors, integrated in CMOS technologies, limits however the operatinq frequency of the power amplifiers to below 2 GHz. The aim of the thesis work presented in this manuscript is to extend the applications of LDMOS transistors to the wireless communication networks operating in the 3 to 5 GHz frequency range. In this perspective, an initial study on different SOI and bulk substrates concluded that thin SOI substrates penalize the performances of RF LDMOS transistors mainly because of the increase of the self-heating effect. A second study focused on the transistor layout shows that a change in the gate contact scheme can significantly increase the small signal performances but the improvement of the large signal performances is more moderate. Finally, a more advanced study which aims to replace polysilicon gates by metal exhibited that the co-integration of conventional CMOS transistors with metal-gate LDMOS transistors is possible.

The power amplifiers are typically the most power-consuming block in wireless communication systems. Spectrum is expensive, and newer technologies demand transmission of maximum amount of data with minimum spectrum usage. This requires sophisticated modulation techniques, leading to wide, dynamic signals that require linear amplification. Although linear amplification is achievable, it always comes at the expense of efficiency. Most of the modern wireless applications such as WCDMA use non-constant envelope modulation techniques with a high peak to average ratio. Linearity being a critical issue, power amplifiers implemented in such applications are forced to operate at a backed off region from saturation. Therefore, in order to overcome the battery lifetime limitation, a design of a high efficiency power amplifier that can maintain the efficiency for a wider range of radio frequency input signal is the obvious solution. A new technique that improves the drain efficiency of a linear power amplifier such as Class A or AB, for a wider range of output power, has been investigated in this research. The Doherty technique consists of two amplifiers in parallel; in such a way that the combination enhances the power added efficiency of the main amplifier at 6dB back off from the maximum output power. The classes of operation of power amplifier (A, AB, B, C etc), and the design techniques are presented. Design of a 2.14 GHz Doherty power amplifier has been provided in chapter 4. This technique shows a 15% increase in power added efficiency at 6 dB back off from the compression point. This PA can be implemented in WCDMA base station transmitter. / Master of Science

Ces travaux de recherche concernent les amplificateurs RF de puissance pour stations de base. La technologie actuelle de transistor RF la plus compétitive, le LDMOS, est confrontée à l’augmentation constante du débit et à la concurrence d’autres technologies comme le HEMT GaN. Un autre challenge est l’intégration de l’adaptation de sortie réalisée en dehors du boîtier qui n’est plus compatible avec les futurs standards combinant jusqu’à soixante-quatre amplificateurs de puissance proches les uns des autres.Une première piste envisagée dans cette thèse est le substrat Si à haute résistivité. A partir de simulations puis de mesures sur plaques, l’amélioration du facteur de qualité des éléments passifs a été démontrée mais ces premières investigations ne permettent pas l’intégration de l’adaptation de sortie avec la technologie actuelle bien que les résultats soient très encourageants. Les challenges technologiques de ce nouveau substrat ont mené à considérer la structure différentielle pour les amplificateurs. En plus des avantages connus de cette configuration, nous avons montré que la conception d’un amplificateur de puissance différentiel montre une amélioration importante de la bande instantanée répondant au besoin d’un débit toujours plus élevé. Cette amélioration ne dégrade pas les autres performances en gain, rendement et puissance de sortie. Dans la continuité de cette thèse, les perspectives concernent la conception d’un amplificateur de puissance sur substrat SI à haute résistivité combinée à une structure différentielle qui pourrait permettre une avancée majeure sur toutes les performances tout en gardant l’avantage du faible coût du LDMOS Silicium en comparaison des autres substrats. / This research concerns the RF power amplifiers for base stations. The current most competitive technology of RF transistor, the LDMOS, faces the constantly increasing data rate and competition from other technologies such as GaN HEMT. Another challenge is the integration of the output matching made outside of the package which is not compatible with future standards combining up to sixty-four power amplifiers close to each other. A first track proposed in this thesis is the high resistivity Si substrate. From simulations and measurements on wafers, improved passive elements quality factor has been demonstrated but these initial investigations do not allow the integration of the output matching with the current technology, although the results are very encouraging. The technological challenges of this new substrate led to consider the differential structure for amplifiers. Besides to the known advantages of this configuration, we have shown that the design of a differential power amplifier shows a significant improvement in the instantaneous band width meeting the need for higher data rate. This improvement does not degrade other performance as gain, efficiency and output power. In continuation of this thesis, the perspective concerns the design of a power amplifier on a high resistivity Si substrate combined with a differential structure that could enable a major advance over all performance while keeping the advantage of low cost of LDMOS silicon compared to other substrates.

<p>This work focuses on different kinds of Switch Mode Power Amplifiers (SMPAs) using LDMOS technologies. It involves a literature study of different SMPA concepts. Choosing the suitable class that achieves the high efficiency was the base stone of this</p><p>work. A push-pull class J power amplifier (PA) was designed with an integrated LC resonator inside the package using the bondwires and die capacitances. Analysis and motivation of the chosen class is included. Designing the suitable Input/Output printed circuit board (PCB) external circuits (i.e.; BALUN circuit, Matching network and DC</p><p>bias network) was part of the work. This work is done by ADS simulation and showed a simulated result of about 70% drain efficiency for 34 W output power and 16 dB gain at 2.14 GHz. Study of the losses in each part of the design elements is also included.</p><p>Another design at lower frequency (i.e.; at 0.94 GHz) was also simulated and compared to the previous design. The drain efficiency was 83% for 32 W output power and 15.4 dB Gain.</p>

This work focuses on different kinds of Switch Mode Power Amplifiers (SMPAs) using LDMOS technologies. It involves a literature study of different SMPA concepts. Choosing the suitable class that achieves the high efficiency was the base stone of this work. A push-pull class J power amplifier (PA) was designed with an integrated LC resonator inside the package using the bondwires and die capacitances. Analysis and motivation of the chosen class is included. Designing the suitable Input/Output printed circuit board (PCB) external circuits (i.e.; BALUN circuit, Matching network and DC bias network) was part of the work. This work is done by ADS simulation and showed a simulated result of about 70% drain efficiency for 34 W output power and 16 dB gain at 2.14 GHz. Study of the losses in each part of the design elements is also included. Another design at lower frequency (i.e.; at 0.94 GHz) was also simulated and compared to the previous design. The drain efficiency was 83% for 32 W output power and 15.4 dB Gain.

abstract: This thesis is a study of Bandwidth limitation of basestation power amplifier and its Doherty application. Fundamentally, bandwidth of a power amplifier (PA) is limited by both its input and output prematch networks and its Doherty architecture, specifically the impedance inverter between the main and auxiliary amplifier. In this study, only the output prematch network and the Doherty architecture follows are being investigated. A new proposed impedance inverter in the Doherty architecture exhibits an extended bandwidth compared to traditional quarterwave line. Base on the loadline analysis, output impedance of the power amplifier can be represented by a loadline resistor and an output shunt capacitor. Base on this simple model, the maximum allowed bandwidth of the output impedance of the power amplifier can be estimated using the Bode-Fano method. However, since power amplifier is in fact nonlinear, harmonic balance simulation is used to loadpull the device across a broad range of frequencies. Base on the simulated large signal impedance at maximum power, the prematch circuitry can be designed. On a system level, the prematch power amplifier is used in Doherty amplifier. Two different prematch circuitries, T- section and shunt L methods are investigated along with their comparison in the Doherty architecture at both back off power and peak power condition. The last section of the thesis will be incorporating the proposed impedance inverter structure between the main and auxiliary amplifiers. The simulated results showed the shunt L prematch topology has the least impedance dispersion across frequency. Along with the new impedance inverter structure, the 65% efficiency bandwidth improves by 50% compared to the original impedance inverter structure at back off power level. / Dissertation/Thesis / Masters Thesis Electrical Engineering 2014

As switching speeds for DC-DC converter applications keep becoming faster and faster and voltage requirements become smaller and smaller, the need for new device structures becomes more prevalent. Designers of these new structures will need to make sure they take into consideration the different power losses associated with the different structures and make modifications to reduce or if possible eliminate them. A new 30V LDMOS device has been created and is being implemented into a synchronous buck converter for future DC-DC conversions. This new lateral device has a Figure of Merit of 80mÙ*nC, representing a 50% reduction from the conventional trench MOSFET. The only draw back with this new device is that the body diode power loss has increased significantly. There are two principal goals of this research. The first is to reduce the body diode reverse recovery characteristics of a 30V LDMOS transistor without employing an additional Schottky diode, increasing the Figure of Merit, or decreasing the breakdown voltage past 30 volts. The second is to achieve 75% reduction in reverse recovery charge (Qrr) through each solution. Four solutions will be presented in this study and have been verified through extensive ISE-TCAD device and circuit simulation.

Cette thèse porte sur l'étude et l'intégration en technologie SOI CMOS d'un circuit amplificateur de puissance multimode multibande (MMPA) reconfigurable capable d'adresser les modes 2G/3G/4G sur plusieurs bandes de fréquences. Les modules MMPA actuels (modules hybrides) reposent sur l'utilisation de plusieurs technologies, en particulier la technologie GaAs en ce qui concerne les chaines d'amplification, et représentent une part importante du coût et de l'encombrement d'une tête d'émission radiofréquences. La solution originale proposée dans cette thèse représente une avancée significative en termes d'intégration par rapport à l'état de l'art et les premiers résultats mesurés démontrent la pertinence de l'architecture proposée. Une étude sur l'optimisation du rendement énergétique au niveau de l'étage de puissance en présence de signaux modulés en amplitude et phase de type 3G et 4G est également proposée. Cette étude adresse les potentialités des techniques de modulation de la charge et de l'alimentation et permet de comparer les deux approches.Après une présentation du contexte et de l'état de l'art, une méthodologie de conception originale reposant sur l'étude de différentes classes de fonctionnement est proposée. Cette méthodologie permet en particulier de pré-dimensionner les cellules de puissance reconfigurables ainsi que leurs impédances de source et de charge en fonction des contraintes de puissance et de linéarité dans les différents modes pour avoir le meilleur rendement. Elle permet aussi de choisir les topologies de réseaux d'adaptation accordables pertinentes.Ces études ont conduit à la réalisation de deux démonstrateurs intégrés en technologies SOI CMOS 130 nm. Le premier prototype est un amplificateur multimode et multibande reconfigurable à deux étages capable de fonctionner en mode saturé et en mode linéaire pour des bandes de fréquence situées entre 700MHz et 900MHz. L'architecture proposée est composée d'un étage de puissance reconfigurable constitué de deux cellules de puissance de type LDMOS pouvant être activées ou non en fonction du mode adressé. Différents réseaux d'adaptation accordables à base de capacités commutées utilisant des transistors NMOS à body flottant permettent une optimisation des performances du MMPA en fonction du mode et de la bande de fréquence. Avec ce prototype, des puissances de sortie de 35dBm en mode saturé et 30dBm en mode linéaire ont été mesurées avec des rendements correspondants supérieurs respectivement à 58% et 47%. Par rapport aux simulations initiales, des différences ont été observées puis analysées afin d'en identifier l'origine. Notamment, la surestimation du facteur de qualité des capacités MOM dans les réseaux de capacités commutées et des interconnections sous optimales sont la cause des écarts observés.Le deuxième prototype est un amplificateur de puissance à modulation de charge passive intégrée. Cet amplificateur repose sur une cellule de puissance de type LDMOS associée à un réseau d'adaptation accordable à base de capacités commutées capables de supporter une puissance supérieure à 33dBm. Ce réseau permet de présenter à l'étage de puissance une trajectoire de charge optimale en fonction de la puissance de sortie. Avec ce prototype, une amélioration du rendement supérieure à 55% par rapport à la configuration utilisant une charge constante a été mesurée pour un recul en puissance compris entre 7dB et 11dB. / This work focuses on the study and integration of a reconfigurable multi-mode multi-band power amplifier (MMPA) supporting 2G/3G/4G at several frequency bands in SOI CMOS 130nm technology. Current hybrid MMPA modules take advantage of multiple technologies, in particular GaAs for power devices. This adds to the cost and complexity of radiofrequency front-end modules. The original solution presented in this thesis is a significant step toward the integration of MMPA compared to the state of the art and initial results illustrates the relevance of the proposed architecture. A study on PA efficiency under 3G / 4G modulated signals is also presented by comparing load and supply modulation PA architectures.First, the context and state of the art are presented. A design methodology based on the study of different operating classes is then presented, which allows pre-sizing of power cells and optimal load impedance determination for high efficiency reconfigurable PA design.The proposed PA design methodology led to the implementation of PA demonstrators integrated in SOI CMOS 130nm technology. The first demonstrator is a two stage reconfigurable MMPA operating from 700MHz to 900MHz and supporting saturated and linear modes. The power stage comprises two SOI LDMOS power cells that are activated according to the desired mode. Tunable matching networks based on switched capacitor arrays allow optimization of the MMPA performance according to the mode and band. The measured prototype delivers up to 35dBm of output power in saturated mode with more than 58% efficiency. In linear mode, the measured output power exceeds 30dBm with efficiency higher than 47%. Compared to initial simulations, some differences were observed. In particular, underestimation of losses associated with MOM capacitors and sub-optimal interconnections are the root cause of the observed discrepancies.The second demonstrator is a passive load modulation PA architecture. It includes a SOI LDMOS power cell and a tunable matching network made of high power binary weighted switched capacitor arrays. The tunable matching network allows presenting an optimal load trajectory to the PA in order to maximize its back-off efficiency. Measured efficiency enhancement is higher than 55% compared to a fixed load configuration for 7dB to 11dB power back-offs.

Le marché croissant des télécommunications est demandeur de circuits à la fois très performants (vitesse de commutation, haut débit, etc.) mais aussi à faible consommation, surtout dans le cas de systèmes portables. Le SOI-CMOS a déjà démontré son potentiel pour réduire la consommation à même vitesse de commutation par rapport au CMOS sur matériau silicium massif, à condition que le film de SOI soit suffisamment mince (inférieur ou égal à la profondeur de jonction source/drain). Plus récemment, la caractérisation de fonctions RF dans ce type de technologie a montré que le SOI pouvait être un bon candidat pour mixer des fonctions RF et digitales. Cependant, ce type d'intégrations dites « System On Chip » ne peut être complet sans une intégration des fonctions de puissances associées. La faisabilité d'intégrer en technologie CMOS sur SOI mince (< 0.1¼m) des composants haute tension (BVds de l'ordre de 15V) de type LDMOS, leur conception et les performances sont étudiées dans cette thèse. Dans un premier temps, les différentes technologies de puissance sur silicium sont présentées, en particulier les différentes applications visées, les types de composants existants et enfin le problème central de l'introduction d'une haute tension dans un circuit : l'isolation entre blocs. Ensuite, en plus des avantages que présente une technologie SOI, l'intérêt du SOI pour des applications de puissance est démontrée. Dans les deux dernières parties, la conception des transistors haute tension sur SOI fin est expliquée. Les aspects de caractérisations statiques et dynamiques, de fiabilité, de comportement thermique et énergétique sont abordés ; ce qui permet de conclure qu'une telle solution technologique est tout à fait industrialisable et permet d'atteindre l'état de l'art actuel.

<p>In this thesis the models of Si-LDMOS transistors have been investigated with Agilent EEsof ADS version 2002a for operation in the 2-6 GHz frequency range. The first one is the Motorola’s (MRF21010) model based on a 30 mm prototype of a Si-LDMOS transistor. The second one is a model based on a 1 mm prototype of Si-LDMOS transistor developed at Chalmers University. Large-signal simulations of Chalmers’ model have demonstrated results, which lead to the conclusion that,this model cannot be efficiently utilised for design for a PA in the 2-6 GHz frequency range. However, additional simulations with reduced Rd (drain losses) show the deep impact of this parameter on the main properties of the designed PA. Hence, it is important to take it into account during new processes of Si-LDMOS as well as to improve the CAD model. The final conclusion regarding Si-LDMOS cannot be made just based on these simulation results, since they are not in accordance with the published ones. The next step should be aimed at improving the model and further investigation of Si-LDMOS to prove their ability to operate in the 2-6 GHz frequency range.</p>