Ce travail s'inscrit dans le cadre de la miniaturisation des capteurs de gaz à base d'oxydes<br />semi-conducteurs (SnO2). L'objectif de l'étude est de déposer des couches sensibles par<br />sérigraphie en couche épaisse sur des substrats chauffants réalisés sur silicium par la<br />technologie microélectronique.<br />Les premiers travaux ont consisté à acquérir une base de compétences sur la technique de<br />dépôt par sérigraphie. Pour cela, plusieurs études ont été menées sur l'élaboration des encres<br />conventionnelles (élément actif, liant organique, liant minéral), sur le contrôle des paramètres<br />de dépôts et sur les conditions de recuit. Ainsi le choix de la poudre initial de dioxyde d'étain<br />résulte d'une étude comparative de l'influence de la granulométrie sur la conductance<br />électrique des couches sensibles mesurée à 500°C sous air et sous gaz (CH4, CO, C2H5OH).<br />La poudre doit être fine (0.6-2μm) et ne pas s'agglomérer. Les caractéristiques des dépôts<br />(texture, rugosité, épaisseur, conductance électrique) sont ensuite fortement dépendantes de la<br />composition de l'encre et des conditions de recuit. Le liant organique permet d'ajuster les<br />propriétés rhéologiques de l'encre mais contribue à la création d'une porosité dans les<br />couches et à la diminution de conductances électriques si sa teneur augmente. L'ajout d'un<br />liant minéral accroît l'accrochage des couches sur le substrat, mais entraîne une perte de<br />conductivité liée à des phénomènes de percolation et de réactivité avec l'élément sensible.<br />La seconde partie expérimentale concerne le travail de compatibilité entre la technique de<br />sérigraphie et les supports microélectroniques. Certaines difficultés telles que la résistance<br />mécanique des membranes chauffantes ou le positionnement des motifs miniaturisés<br />(350x500μm2) peuvent être résolues grâce à des réglages de la machine d'impression.<br />Cependant le problème crucial est l'accrochage des couches car l'élément sensibles subit<br />d'importantes contraintes mécaniques issues du sciage des micro-capteurs et des contraintes<br />thermiques imposées par la membrane. Une solution innovante pour améliorer l'adhésion sans<br />dégrader la conductivité électrique consiste à remplacer le liant minéral par une précurseur de<br />l'élément à déposer (sol-gel ou alkoxyde). Cette substitution permet d'améliorer à la fois, le<br />frittage du SnO2 et l'accrochage entre la couche sensible et le support microélectronique. De<br />plus, étant donné les faibles températures de décomposition de ces précurseurs, il est possible<br />d'abaisser la température de recuit des couches jusqu'à 450°C. Cependant une adhésion<br />suffisante n'est obtenue que pour des recuits à partir de 800°C. Des traitements de surface des<br />wafers pourraient s'avérer intéressant pour améliorer l'accrochage à plus faibles températures.

Les circuits à haut technologie d'aujourd'hui requièrent toujours plus de services et de sécurité. Le marché correspondant est orienté vers de la reconfigurabilité. Dans cette thèse je propose une nouvelle solution de coprocesseur cryptographique multi-algorithmes, appelé Celator. Celator est capable de crypter et décrypter des blocs de données en utilisant des algorithmes cryptographiques à clé symétrique tel que l'Advanced Encryption Standard (AES) ou le Data Encryption Standard (DES). De plus, Celator permet de hacher des données en utilisant le Secure Hash Algorithm (SHA). Ces algorithmes sont implémentés de façon matérielle ou logicielle dans les produits sécurisés. Celator appartient à la classe des implémentations matérielles flexibles, et permet à son utilisateur, sous certaines conditions, d'exécuter des algorithmes cryptographiques standards ou propriétaires.<br /><br />L'architecture de Celator est basée sur un réseau systolique de 4x4 Processing Elements, nommé réseau de PE, commandé par un Contrôleur réalisé avec une Machine d'États Finis (FSM) et une mémoire locale.<br /><br />Cette thèse présente l'architecture de Celator, ainsi que les opérations de base nécessaires pour qu'il exécute AES, DES et SHA. Les performances de Celator sont également présentées, et comparées à celles d'autres circuits sécurisés.

Cette thèse présente le développement d'une électronique de lecture et de traitement des signaux d'un calorimètre hadronique semi

Cette thèse se place dans le contexte d'alimentation des systèmes électroniques nomades fonctionnant sous faible tension et faible courant. Le dimensionnement et la réalisation d'éléments passifs magnétiques intégrés, pour le stockage d'énergie à l'échelle de la commutation y est abordé pour tenir compte de la taille, la position de l'alimentation de puissance par rapport au système à alimenter ainsi que de son rendement et sa densité de puissance. De plus, face à la demande de systèmes rapides, à faible encombrement et finement régulés, les fréquences de commutation tendent naturellement à augmenter. L'intégration monolithique des composants des convertisseurs de puissance est une des solutions plausibles. Toutefois, la réalisation de tels composants pose actuellement un réel défi technologique. De nombreuses équipes travaillent depuis plus de trente ans sur le problème de l'intégration de composants magnétiques sur silicium. Ces réalisations font appel aux techniques de réalisation microélectroniques, tel la croissance électrolytique, pour le dépôt des matériaux avec des épaisseurs contrôlées. L'objectif aujourd'hui est de réaliser une inductance de 12H capable de supporter 1W avec des tensions de l'ordre du volt, dans une gamme de fréquence allant de 1MHz à 10MHz. Pour ces raisons de compacité et pour garantir une plage fréquentielle de fonctionnement suffisante, nous avons travaillé avec des structures inductives planaires spirales, similaires par la forme à celles utilisées dans le domaine de l'intégration pour les radiofréquences (RF). L'étude des phénomènes physiques liés au caractère inductif et résistif de spirales planaires à partir d'équations et d'une définition géométrique normalisée du composant a abouti vers la mise en place d'outils d'étude numérique permettant d'analyser les liens entre les paramètres géométriques et les paramètres électriques du composant. Il est alors apparu que les dimensions géométriques nécessaires à l'accompl issement du cahier des charges précédent (notamment l'objectif de très faible résistance), se heurtaient aux limites des possibilités de réalisation technologiques (facteur de forme des conducteurs, résolution spatiale). Dans le but, de dépasser ces limites, nous nous sommes intéressés à l'association série/parallèle d'inductances magnétiquement couplées. Les simulations ont démontrées qu'une marge de manoeuvre existait, permettant une optimisation des performances électriques des composants. Un procédé technologique basé sur les techniques MEMS de résine épaisse et de croissance électrolytique de cuivre, a été développé pour valider les modélisations précédentes. Ce procédé permet de réaliser de manière générique des inductances planaires classiques ainsi qu'un empilement de plusieurs bobines connectées entre elles ou non, sur un substrat silicium. Le procédé a également été mis au point sur substrat Pyrex® pour supprimer les courants induits dans le substrat, sources de perturbations pour le comportement fréquentiel de l'inductance et de la résistance. Un banc de caractérisation impédance métrique a également été conçu afin de déterminer les limites du fonctionnement fréquentiel des composants réalisés qui ont permis de valider les performances des composants Ce travail ouvre de nombreuses perspectives dans la réalisation de composants magnétiques intégrés, assurant des fonctions électroniques connues et nouvelles, notamment en démontrant la faisabilité de transformateurs avec différents rapports de transformation ainsi que de fonctions de filtrage performant.

Les mémoires à changement de phase électroniques (PCRAM) sont l'un des candidats les plus prometteurs pour la prochaine génération de mémoires non-volatiles. Cette technologie présente cependant deux inconvénients majeurs : un temps de rétention de l'information court pour des températures de fonctionnement élevées et une consommation électrique trop importante. Le premier objectif de ce travail a été de développer de nouveaux matériaux à changement de phase par PVD pour remplacer le traditionnel Ge2Sb2Te5, inadapté pour des applications embarquées. Le second objectif a été d'élaborer le matériau sélectionné par MOCVD assisté plasma afin d'évaluer la faisabilité de dispositifs confinés nécessitant des courants de fonctionnement faibles. L'étude du matériau binaire GeTe a montré des performances supérieures à celles de Ge2Sb2Te5 avec notamment une estimation du temps de rétention de l'information de dix ans à 110°C. L'impact de l'incorporation d'éléments dopants N ou C dans GeTe a été évalué en prévision du développement MOCVD. Il a été démontré une nette augmentation de la stabilité thermique des matériaux dopés, que nous expliquons par la formation d'une phase amorphe de type nitrure ou carbure lors de la cristallisation. L'utilisation d'un système de dépôt MOCVD par injection pulsée avec assistance plasma a permis de réaliser des couches minces conformes de GeTe à l'état cristallin ou amorphe, présentant des propriétés de transition de phase similaires à celles de GeTe de référence élaboré par PVD.

This dissertation presents the design and implementation of a 16-channel sinusoidal generator to stimulate microfluidic devices that use electrokinetic forces to manipulate particles. The generator has both, independent frequency and independent amplitude control for each channel. The stimulation system is based upon a CMOS application specific (ASIC) device developed using 0.35μm technology. Several generator techniques were compared based on frequency range, total harmonic distortion (THD), and on-chip area. The best alternative for the microfluidic applications is based in a triangle-to-sine converter and presents a frequency range of 8kHz to 21MHz, an output voltage range of 0V to 3.1VPP , and a maximum THD of 5.11%. The fabricated device, has a foot-print of 1560μm×2030μm. The amplitude of the outputs is extended using an interface card, achieving voltages of 0V to 15VPP . The generator functionality was tested by performing an experimental set-up with particle trapping. The set-up consisted of a mi-cromachined channel with embedded electrodes configured as two electrical ports located at different positions along the channel. By choosing specific amplitude and frequency values from the generator, different particles suspended in a fluid were simultaneously trapped at different ports. The multichannel stimulator presented here can be used in many microfluidic experiments and devices where particle trapping, separation and characterization is desired.

L'analyse différentielle de consommation (notée DPA pour Differential Power Analysis) est une puissante attaque non intrusive par canal auxilliaire dont l'objectif est de retrouver des informations secrètes contenues dans des circuits intégrés en exploitant la consommation globale. Des clés de chiffrement peuvent alors être découvertes pendant l'exécution d'algorithmes cryptographiques. L'objet de cette thèse est de proposer une contre-mesure véritablement efficace basée sur la conception de portes logiques intrinsèquement résistantes à la DPA indépendamment des états logiques et électriques passés, présents et futurs. Il est alors théoriquement possible de concevoir des circuits intégrés résistants à l'attaque DPA. La contre-mesure proposée repose sur des bases microélectroniques précises qui permettent d'expliciter les sources de la DPA. La solution s'appuie sur la conception CMOS (Complementary Metal Oxide Silicon) de circuits intégrés réalisant des algorithmes cryptographiques tels que l'AES (Advanced Encryption Standard).

L'intégration de diélectriques High- k dans les empilements de grille des transistors a fait naître des problèmes de fiabilité complexes. A cela vient s'ajouter, en vue des technologies sub-32nm planaires, de nouvelles problématiques liées à l'utilisation de substrats silicium sur isolant complètement désertés FDSOI. En effet, l'intégration d'un oxyde enterré sous le film de silicium va modifier électrostatique de la structure et faire apparaître une nouvelle interface Si/SiO2 sujette à d'éventuelles dégradations. Ce manuscrit présente différentes méthodes de caractérisation électrique ainsi que différentes études de fiabilité des dispositifs FDSOI intégrants des empilements High- /grille métallique. Dans un premier temps, une étude complète du couplage électrostatique dans des structures FDSOI est réalisée, permettant de mieux appréhender l'effet d'une tension en face arrière sur les caractéristiques électriques des dispositifs. Différentes méthodes de caractérisation des pièges d'interface sont ensuite présentées et adaptées, lorsque possible, au cas spécifique du FDSOI, où les défauts entre le film de silicium et l'oxyde enterré doivent être pris en compte. Enfin, différentes études de fiabilité sont présentées, des phénomènes de PBTI et de NBTI sur des dispositifs à canaux longs aux phénomènes propres aux dispositifs de petite dimension, tels que l'impact des porteurs chauds dans des structures FDSOI à film ultra fins et les effets d'augmentation de tension de seuil lorsque les largeurs de grille diminuent.

Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements " Face to Face ", " Face to Back " et par " Interposer " sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D " mémoire sur processeur " (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.

L'électronique de lecture des tomographes à émission de positrons (TEP) est performante, mais possède son lot de qualités et de défauts. Hautement incriminée, spontanément, dans l'explication de la sensibilité assez pauvre de ces instruments, il ressort tout d'abord de l'étude présentée que les temps morts répartis relatifs à l'électronique n'incombent aux pertes de données qu'à hauteur de 16% pour une activité injectée typique de 10 microCi/ml. Les taux d'acquisition bruts pourraient ainsi être majorés de 20% par la suppression des saturations. A regarder plus en détails la philosophie de l'acquisition sur ces imageurs, il apparaît un caractère limitant davantage encore la sensibilité : la résolution temporelle. Elle conditionne, au premier ordre, les possibilités de réjection des événements fortuits, d'une partie des diffusés et donc du bruit, finalement rapporté au signal matérialisé par les vraies coïncidences. Une minimisation de la résolution temporelle passe par la suppression des acteurs inutiles et l'adoption d'une technique d'étiquetage temporel adaptée (filtrage optimal). Ce faisant, la résolution intrinsèque des voies de lecture est diminuée d'un facteur 7, se réduisant à 350 ps. Le plancher du fenêtrage en coïncidence peut être abaissé substantiellement et le NECR augmente de 50% en conséquence. A ce stade, un algorithme de mesure du temps de vol (TOF) peut être implémenté. Opportuniste, il promet une réduction de la variance associée au bruit de 430%, ce gain se répercute sur le NECR. Au final, le cumul des idées permet d'espérer gagner un ordre de grandeur sur le rapport signal sur bruit NECR, avec l'espoir d'examens cliniques raccourcis d'autant. Dans ce contexte, il est apparu légitime d'imaginer un nouveau synoptique d'acquisition pour TEP entièrement pixélisés. Le nombre de canaux explose au passage, par rapport à ce qui existe. Ceci est en partie compensé par la décision d'intégrer l'électronique au maximum. Les mesures d'énergie et de temps sont prévues sur une seule et même voie d'acquisition, avec une lecture en continue et sans temps mort des événements incidents. Le développement de l'électronique est en cours, ce manuscrit donne une description des trois premiers blocs. A terme, la réalisation d'un démonstrateur est prévue.