L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.

La micro-électronique est considérée comme une technologie révolutionnaire compte-tenu de la dynamique qu'elle a insufflée à l'économie mondiale depuis l'invention du circuit intégré dans les années 50. Jusqu'à récemment, les défis technologiques relevés ont consisté à conserver une ligne directrice de développement fondée sur une simple réduction des dimensions du transistor MOS, faisant basculer la micro-électronique dans l'ère de la nanoélectronique. Industriels et chercheurs tentent aujourd'hui de repousser les limites physiques imposées par la réduction d'échelle en agissant sur différents leviers technologiques, afin d'améliorer les performances des dispositifs sans avoir à en réduire les dimensions. Les travaux présentés résument mon activité de recherche menée au CEA-Léti depuis 2001, dans le contexte général du développement des technologies CMOS pour les noeuds avancés (i.e. le 65nm pour le début des années 2000, le 14nm et en deçà à l'heure actuelle), avec un focus plus particuliers sur l'étude du transport dans le canal des transistors MOS. Trois voies principales ont été explorées, et seront analysées et commentées : * les nouveaux matériaux de grille, avec l'introduction des oxydes à forte permittivité (high-κ) et des grilles métalliques. * l'ingénierie de la mobilité, avec entre autres l'utilisation de matériaux à plus forte mobilité comme les alliages SiGe, ou encore l'exploitation des contraintes. * les nouvelles architectures de transistor, avec la réalisation de films minces et de transistors multi-grilles ou à grille enrobante.

L'objectif de cette thèse est d'établir les liens entre élaboration, microstructure et comportement des getters non-évaporables (NEG) en couches minces, en vue de leur utilisation dans le cadre du packaging collectif des MEMS sous vide ou sous atmosphère contrôlée. Après une étude bibliographique sur l'herméticité des MEMS et l'effet getter, la modification du comportement de piégeage de gaz par les NEG couches minces, engendré par l'ajout de sous-couches métalliques, est mise en évidence. Afin d'expliquer cette influence, la microstructure des couches minces est étudiée, notamment sa dépendance aux paramètres d'élaboration et aux traitements thermiques. Ensuite, le comportement macroscopique de piégeage de l'azote est caractérisé, de même que les mécanismes microscopiques d'activation et de pompage. Ces derniers permettent finalement d'élaborer quelques recommandations pour l'intégration des NEG couches minces dans les MEMS.

Les dispositifs avancés pour la microélectronique intègrent divers matériaux et sont de dimensions nanométriques. Une connaissance précise de leur composition est requise pour améliorer leurs procédés de fabrication et comprendre leur comportement électrique. Le ToF-SIMS est un candidat intéressant, qui souffre cependant des effets de matrice et ne possède pas toujours une résolution spatiale suffisante. Le but de ce travail est de permettre une analyse quantitative et résolue en profondeur de matériaux et structures pour la microélectronique avancée à l'aide d'un ToF-SIMS standard. Cette étude porte sur SiGe, sur des matériaux à haute permittivité, des implants basse énergie et des matériaux organiques. Elle se concentre sur la préparation d'échantillons, l'optimisation des conditions expérimentales et le traitement de données pour mettre au point des protocoles d'analyse originaux dont la précision est évaluée grâce à d'autres techniques de caractérisation de pointe. Ces protocoles permettent d'améliorer la qualité des analyses en termes de résolution en profondeur, de précision et de reproductibilité

Lors du développement d'un nouvel avion, la phase précédant l'obtention du certificat de navigabilité est basée sur de nombreux essais au sol ou en vol. L'une des formes d'essai les plus délicates est la mesure de la pression de l'air autour de l'aile. Ces mesures permettent à la fois d'évaluer les deux composantes fondamentales de l'aérodynamisme que sont la portance et la trainée, de valider les résultats de simulation, et d'améliorer les données d'entrée des souffleries virtuelles pour les futurs développements. Dans le domaine spatial, le lancement est l'une des phases les plus critiques pour les systèmes. En effet, les structures doivent faire face à un stress mécanique et à des vibrations importantes qui ne doivent endommager ni le satellite ni les instruments embarqués. Des essais sol particulièrement rigoureux sont donc réalisés préalablement au lancement afin de vérifier que la charge utile ne sera pas endommagée. Des milliers de capteurs de pression ou de jauges de contrainte sont utilisés par les industriels du secteur pour ce type d'essais. Tous ces éléments sont aujourd'hui connectés entre eux par des fils. La première difficulté liée à cette forme d'installation est le poids supplémentaire imposé à la structure. Ce poids représentant une préoccupation importante en aéronautique, il est très délicat d'alourdir l'avion en ajoutant, le temps de l'essai, une quantité importante de câbles sur l'aile dans le seul but de connecter des capteurs entre eux. D'autres contraintes sont également associées au déploiement de ces réseaux de capteurs. La mise en place ces systèmes de mesure filaire engendre en effet un cout important, tant en raison du prix des câbles que de la très longue immobilisation de l'appareil nécessaire à l'installation du système. Cette dernière contrainte financière, très lourde, est de plus en plus difficile à supporter pour les industriels. Le remplacement des réseaux de mesure classiques par des réseaux de capteurs sans fil est une solution évidente aux différents problèmes soulevés. Cela permettrait également d'augmenter le nombre de points de mesure. Malgré le grand intérêt porté à la question des réseaux de capteur sans fil, les verrous technologiques sont encore très nombreux et il n'existe aujourd'hui aucun protocole permettant de répondre aux attentes et besoins des professionnels de l'aéronautique. Les protocoles classiques comme ZigBee ou Bluetooth ne permettent en effet d'atteindre, ni le débit nécessaire (plus de 100Mbits/s) ni le nombre de nœuds du réseau (plus de 800). Les travaux présentés dans cette thèse ont ainsi vocation à répondre aux besoins d'un canal de communication très haut débit, basse consommation, à faible puissance d'émission, fiable et autorisant un grand nombre de nœuds. Des mesures en conditions réelles effectuées à l'aide de circuits commerciaux reposant sur le protocole MB-OFDM/Wimedia, le standard le plus approchant du besoin exprimé, ont servi à la définition des bases de l'étude et ont permis de choisir des pistes de développement. Les mesures effectuées ayant démontré la spécificité de l'environnement de propagation, et n'ayant pas permis de définir un modèle de propagation suffisamment fiable, il est apparu nécessaire de recourir à un flot de conception utilisant des outils de synthèse de code automatique. Ce mode de développement, relativement original dans un contexte de recherche, a permis d'identifier précisément les besoins matériels nécessaires à la conception du démonstrateur, et de réduire considérablement le délai entre le choix des algorithmes et leurs tests en conditions réelles. La couche physique développée est basée sur un système OFDM ultra large bande permettant d'atteindre un débit de plus de 150 Mbits/s. Un démonstrateur parfaitement fonctionnel, implémenté sur FPGA et composé de quatre nœuds communicants a été réalisé et a permis de valider la couche physique. Enfin sont présentées des pistes pour le développement d'un ASIC numérique permettant d'atteindre l'objectif de faible consommation.

L'industrie microélectronique est engagée depuis longtemps dans des mesures visant à réduire ses impacts sur l'environnement, et ce sur toutes les phases du cycle de vie de ses produits. Sur les sites de fabrication, la suite logique à la mise en place de système de traitement des pollutions est l'anticipation de ces dernières. L'éco-conception des technologies microélectroniques, c'est-à-dire l'intégration de paramètres environnementaux dans leur processus de développement, permet de répondre à cet objectif. Notre travail de recherche a pour but de caractériser environnementalement les procédés de fabrication microélectronique afin de proposer des outils et méthodes pour leurs concepteurs. Nous avons donc modélisé une technologie microélectronique, et associé des impacts environnementaux aux flux entrants et sortants. Cela nous a permis de proposer des indicateurs environnementaux destinés à la R&D et adaptés à un site de développement et de production microélectronique.

Réalisées au début du processus de fabrication des circuits intégrés, les tranchées d'isolation permettent d'éviter les fuites de courant latérales qui pourraient avoir lieu entre les transistors. Les tranchées sont remplies par un film d'oxyde de silicium réalisé par des procédés de dépôt chimiques en phase vapeur (aussi appelés CVD). Le remplissage des tranchées est couramment réalisé par un procédé CVD à pression sub-atmosphérique (SACVD TEOS/O3). Cependant, la capacité de remplissage de ce procédé pour les nœuds technologiques CMOS 28 nm et inférieurs est dégradée à cause de profils trop verticaux dans les tranchées. Cela induit la formation de cavités dans l'oxyde et entraine des courts-circuits. Afin de pallier ce problème, une nouvelle stratégie de remplissage en trois étapes est proposée pour la technologie CMOS 14 nm. Dans la première étape, un film mince d'oxyde est déposé dans les tranchées. Puis, dans la deuxième étape, les flancs du film sont gravés à l'aide d'un procédé de gravure innovant, basé sur un plasma délocalisé de NF3/NH3, permettant de créer une pente favorable au remplissage final réalisé au cours de la troisième étape. Le développement de cette nouvelle stratégie de remplissage s'est déroulé selon plusieurs axes. Tout d'abord, le procédé de dépôt a été caractérisé afin de sélectionner les conditions optimales pour la première étape de la stratégie. Puis, le procédé de gravure innovant a été caractérisé en détail. L'influence des paramètres de gravure a été étudiée sur pleine plaque et sur plaques avec motifs afin de comprendre les mécanismes de gravure et de changement de pente dans les tranchées. Enfin, dans un troisième temps, la stratégie de remplissage a été développée et intégrée pour la technologie CMOS 14 nm. Nous montrons ainsi qu'il est possible de contrôler le changement de pente avec les conditions de gravure et que cette stratégie permet un remplissage des tranchées d'isolation sans cavités.

Les Dispositifs Médicaux d'Injection (DMI) se développent de plus en plus. De nouveaux dispositifs apportent des innovations en terme de performances et d'utilisation par rapport aux seringues classiques. Le DMI développé par Eveon est un dispositif bio-inspiré possédant des capteurs, une micropompe, un flacon et une aiguille. Il permet une injection automatique, précise au microlitre garantissant une faible perte de liquide médicamenteux grâce aux techniques de miniaturisation utilisées dans la fabrication des microsystèmes. En effet, une micropompe à membrane en silicium intégrant des capteurs a été réalisée par des procédés issus de la microélectronique. Deux types d'actionneurs ont été couplés à la membrane : un actionneur bimétallique intégré et un actionneur piezoélectrique externe. Dans le cas de l'actionneur bimétallique, des thermo-résistances ont été conçues, fabriquées et caractérisées pour permettre de mesurer le profil thermique de la membrane lors de l'actionnement avec une erreur de 5%. Dans le cas de l'actionneur piezoélectrique externe, des piezorésistances ont été intégrées selon l'axe radial de la membrane afin de contrôler le profil de contraintes dans la membrane, asservir l'actionneur en fonction de la contre-pression et maximiser les caractéristiques de la pompe. Afin d'assurer la délivrance d'une dose précise de médicament, un capteur de débit est intégré dans les canaux microfluidiques de la micropompe. Ce capteur innovant permet de détecter des débits de liquide dans la gamme spécifiée par les dispositifs médicaux d'injection, à savoir une plage de débit allant de 0.5mL/min à 4mL/min.

L'éco-conception est un processus permettant aux entreprises industrielles d'assumer leur responsabilité relative aux impacts générés par leurs produits. Les contraintes liées aux impacts environnementaux sont intégrées dans les stades avancés de la conception. Du fait de ses spécificités, tant au niveau de la structure du produit que de la complexité des processus de conception, l'industrie microélectronique s'est trouvée jusqu'alors en marge de considérations avancées sur l'impact de ses produits. L'objectif du travail de recherche est de définir une méthodologie d'éco-conception dédiée à la microélectronique permettant d'identifier les méthodes, outils et indicateurs susceptibles d'être déployés dans les départements de R&D. La stratégie associée vise à accroître la sensibilité environnementale des concepteurs et à les conduire à trouver des alternatives influant positivement sur l'environnement. Notre méthodologie repose sur une plateforme méthodologique intégrant plusieurs outils, chacun dédié à une activité indépendante de la conception de produits microélectroniques. L'évaluation environnementale est basée sur l'analyse de cycle de vie (ACV). Dans les phases préliminaires de conception, la connaissance du produit (structure, propriétés et performances) est limitée, alors la modélisation de son cycle de vie est réalisée à l'aide " d'ACV-simplifiée " : cela consiste à prédire l'impact d'un produit en développement grâce à des mécanismes d'adaptation par analogie basés sur l'étude des générations précédentes. En plus de solutions techniques appropriées, l'intégration de l'éco-conception dans une entreprise nécessite certains changements organisationnels : une modification du processus de conception a été proposée ainsi que des recommandations pour l'intégration d'un système de gestion de l'environnement orienté sur les produits.

Dans le contexte des Sciences de l'Information et de la Technologie, un des challenges est de créer des systèmes de plus en plus petits embarquant de plus en plus d'intelligence au niveau matériel et logiciel avec des architectures communicantes de plus en plus complexes. Ceci nécessite des méthodologies robustes de conception afin de réduire le cycle de développement et la phase de prototypage. Ainsi, la conception et l'optimisation de la couche physique de communication est primordiale. La complexité de ces systèmes rend difficile leur optimisation notamment à cause de l'explosion du nombre des paramètres inconnus. Les méthodes et outils développés ces dernières années seront à terme inadéquats pour traiter les problèmes qui nous attendent. Par exemple, la propagation des ondes dans une cabine d'avion à partir des capteurs ou même d'une antenne, vers le poste de pilotage est grandement affectée par la présence de la structure métallique des sièges à l'intérieur de la cabine, voir les passagers. Il faut, donc, absolument prendre en compte cette perturbation pour prédire correctement le bilan de puissance entre l'antenne et un possible récepteur. Ces travaux de recherche portent sur les aspects théoriques et de mise en oeuvre pratique afin de proposer des outils informatiques pour le calcul rigoureux de la réflexion des champs électromagnétiques à l'intérieur de très grandes structures . Ce calcul implique la solution numérique de très grands systèmes inaccessibles par des ressources traditionnelles. La solution sera basée sur une grille de calcul et un supercalculateur. La modélisation électromagnétique des structures surdimensionnées par plusieurs méthodes numériques utilisant des nouvelles ressources informatiques, hardware et software, pour dérouler des calculs performants, représente le but de ce travail. La modélisation numérique est basée sur une approche hybride qui combine la méthode Transmission-Line Matrix (TLM) et l'approche modale. La TLM est appliquée aux volumes homogènes, tandis que l'approche modale est utilisée pour décrire les structures planaires complexes. Afin d'accélérer la simulation, une implémentation parallèle de l'algorithme TLM dans le contexte du paradigme de calcul distribué est proposé. Le sous-domaine de la structure qui est discrétisé avec la TLM est divisé en plusieurs parties appelées tâches, chacune étant calculée en parallèle par des processeurs différents. Pour accomplir le travail, les tâches communiquent entre elles au cours de la simulation par une librairie d'échange de messages. Une extension de l'approche modale avec plusieurs modes différents a été développée par l'augmentation de la complexité des structures planaires. Les résultats démontrent les avantages de la grille de calcul combinée avec l'approche hybride pour résoudre des grandes structures électriques, en faisant correspondre la taille du problème avec le nombre de ressources de calcul utilisées. L'étude met en évidence le rôle du schéma de parallélisation, cluster versus grille, par rapport à la taille du problème et à sa répartition. En outre, un modèle de prédiction a été développé pour déterminer les performances du calcul sur la grille, basé sur une approche hybride qui combine une prédiction issue d'un historique d'expériences avec une prédiction dérivée du profil de l'application. Les valeurs prédites sont en bon accord avec les valeurs mesurées. L'analyse des performances de simulation a permis d'extraire des règles pratiques pour l'estimation des ressources nécessaires pour un problème donné. En utilisant tous ces outils, la propagation du champ électromagnétique à l'intérieur d'une structure surdimensionnée complexe, telle qu'une cabine d'avion, a été effectuée sur la grille et également sur le supercalculateur. Les avantages et les inconvénients des deux environnements sont discutés.