A partir du noeud technologique 45 nm, le remplacement de l'oxyde de grille SiO2 par un diélectrique high-κ est nécessaire pour poursuivre la loi de Moore : l'introduction d'un tel matériau permet de maintenir une capacité de grille élevée tout en limitant le courant de fuite parasite à travers la couche diélectrique. Toutefois, les mécanismes physiques à l'origine de la réduction de courant restent méconnus. Ce manuscrit présente une étude complète de la conduction électrique dans un empilement oxyde d'interface - high-κ - grille métallique. Nous présentons dans un premier temps la modélisation Poisson-Schrödinger développée pour rendre compte de l'effet de confinement à l'interface du Silicium, prenant en compte la pénétration de charge dans l'empilement et traitant de la non-parabolicité de la bande de valence. Une étude expérimentale étendue met ensuite en évidence les mécanismes physiques à l'origine de la conduction, en s'appuyant sur un ensemble de caractéristiques Ig(Vg) et C(Vg) d'empilements d'épaisseurs variables, mesurées à basse et haute température. Des approches originales pour modéliser le transport permettent également d'établir les paramètres tunnel et la structure de bande du HfO2, tout en soulignant la nature sous-stoechiométrique de l'oxyde d'interface. Enfin, ces résultats sont appliqués à l'étude de la conduction dans des empilements high-κ avec additifs Lanthane et Magnésium, et mettent en évidence la formation d'un dipôle contribuant à diminuer la tension de seuil.

L'introduction de diélectriques de forte permittivité dit « High-Κ » peut faire apparaître des comportements jusqu'ici négligeables. C'est le cas du phénomène de relaxation diélectrique. Ce mémoire traite de l'étude de ce phénomène dans les capacités Métal-Isolant-Métal intégrés en microélectronique. Au travers de plusieurs diélectriques amorphes et d'un diélectrique ferroélectrique, deux comportements sont identifiés, le comportement de « flat loss » et celui de polarisation d'électrode. Comme la relaxation diélectrique peut dégrader les performances de certains circuits, une modélisation a été proposée grâce à la réalisation d'un circuit de mesure de l'effet mémoire. Puis l'étude détaillée du comportement du diélectrique Ta2O5, aussi bien en terme de stabilité de courant qu'en terme de variation de permittivité dans les basses fréquences, permettra de mettre en évidence la migration de lacunes d'oxygène dans le diélectrique. Finalement, deux solutions sont proposées afin de réduire le phénomène de relaxation diélectrique tout en obtenant de bonnes performances électriques. La première consiste à déposer des stacks diélectrique basés sur les performances du Ta2O5. La seconde propose l'intégration d'un nouveau diélectrique, l'oxyde de Zirconium.

Les circuits VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) occupent une grande place dans le monde des semi-conducteurs. Leur complexi?cation croissante est due à la demande de plus en plus fortes des grands domaines d’application, de la micro-informatique au spatial. Cependant, la complexité engendre de nombreux défauts que l’on doit prévoir ou détecter et analyser de manière à ne pas les voir se multiplier. De nombreuses techniques d’analyse de défaillance ont été développées et sont toujours largement utilisées dans les laboratoires. Cependant, nous nous sommes attachés à intégrer une nouvelle approche au processus de défaillance : la simulation de fautes dans les circuits VLSI et ULSI de technologie CMOS. Ce type d’approche permet d’aborder une analyse plus rapidement plus facilement, mais joue également un rôle prédictif de défaut dans les structures de transistors MOS. / VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) take the most important place in semi-conductor domain. Their complexi?cation is growing and is due to the bigger and bigger request from the manufacturers such as automotive domain or space application. However, this complexicity generates a lot of defects inside the components. We need to predict or to detect and analyze these defects in order to stop these phenomena. Lot of failure analyzis techniques were developped inside the laboratories and are still used. Nevertheless, we developped a new approach for failure analysis process : the faults simulation for CMOS integrated circuits. This particular kind of approach allows us to reach the analysis in more e?ective and easier way than usual. But the simulations play a predictive role for structures of MOS transistors.

Nous présentons dans ce travail l'impact du procédé de fabrication d'un circuit intégré (nœud technologique 28 nm) sur le matériau diélectrique poreux utilisé pour isoler les interconnexions des transistors. Notre étude est en particulier axée sur la diffusion d'espèces (chimies de nettoyage, eau/humidité, molécules de gaz) dans le réseau poreux. Pour décorréler les effets "chimiques" d'affinité entre la surface et les molécules considérées et "physiques" de taille des pores, plusieurs techniques de caractérisation complémentaires sont utilisées. Les modifications chimiques sont d'abord caractérisées en surface par XPS et angle de goutte. Le FTIR est ensuite utilisé pour sonder l'épaisseur de la couche et le ToF-SIMS pour obtenir un profil en profondeur des modifications. L'analyse de la microstructure par RMN du solide permet de mettre en évidence les variations de la réticulation du squelette silicique. La porosimétrie par EP, PALS et GISAXS révèle des incohérences entre ces techniques reposant sur l'adsorption de gaz d'une part, et la diffusion de rayons X et l'annihilation de positrons d'autre part. La modélisation numérique des isothermes d'adsorption de gaz nous permettent de tenir compte des interactions sonde-surface et de réconcilier les résultats. Ainsi nous mesurons une augmentation de la taille des pores par les plasmas de gravure, et une diminution de taille des pores après nettoyage HF, qui correspondent aux modifications chimiques en termes de tailles des groupements. Finalement, ces moyens de caractérisation montrent que des traitements de silylation peuvent restaurer efficacement les propriétés diélectriques et physico-chimiques des matériaux low-k. / We report in this work the impact of the manufacturing process of an integrated circuit (28 nm technology node) on the porous dielectric material used to isolate the interconnections of the transistors. Our study focuses in particular on the diffusion of species (cleaning chemistries, water/moisture, gas molecules) in the porous network. To decorrelate "chemical" effects of affinity between the molecules and the surface and "physical" effects due to pore size, several complementary techniques are used for further characterization. Chemical changes are first characterized at the surface by XPS and drop contact angle. FTIR is then used to probe the whole thickness of the layer and the ToF-SIMS to obtain a depth profiled characterization. A microstructure analysis by solid-state NMR enables to highlight the changes in cross-linking of the silicon skeleton. A porosimetric study by EP, PALS and GISAXS reveals inconsistencies between these techniques based on the adsorption of gases on the one hand, and X-ray scattering and positron annihilation of the other. Numerical modeling of gas adsorption isotherms enables us to consider interactions probe surface and reconcile the results. Thus we measured an increase of the pore size by plasma etching, and a decrease in pore size after HF cleaning, which correspond to the characterized chemical changes in terms of size of the functional groups. Finally, these characterization techniques show that silylation treatments can effectively restore the dielectric and physico-chemical properties of low-k materials.

Les progrès récents concernant la fabrication des substrats de Ge mono- et poly-cristallins, ainsi que des substrats « Ge-sur-isolant », combinés au transfert des technologies des isolants « high-k » et des contacts ohmiques de la technologie Si vers la technologie Ge permettent d’envisager le développement d’une microélectronique à haute performance basée sur une technologie utilisant le Ge en remplacement du Si. Toutefois, afin de respecter les restrictions liées à la fabrication de la prochaine génération de dispositifs microélectroniques miniaturisés (MOSFETs à canal court), il est nécessaire d'améliorer nos connaissances sur le dopage et sur la formation des contacts ohmiques sur Ge, en particulier pour le Ge de type n. Le principal objectif de cette thèse était d'étudier la redistribution atomique ayant lieu pendant certains procédés impliqués dans la fabrication de la structure [métal premier niveau / contact ohmique / Ge-dopé] localisée sur chacune des zones actives (grille, source et drain) des transistors. Notre travail s’est concentré sur le sélénium et le tellure en tant que dopant de type n, ainsi que sur le gallium et l'aluminium comme dopants de type p. Le Palladium a été choisi pour la fabrication des contacts ohmiques. Notre travail comprend l’étude des interactions entre dopants et défauts étendus, de la formation de précipités, et de la diffusion des dopants dans le Ge(001) pendant un recuit post-implantation. La formation et la stabilité des films minces de germaniure de Pd sont également étudiées dans le but d’évaluer et d’optimiser l’utilisation du composé PdGe comme contact ohmique sur Ge. / The recent progress concerning the fabrication of large Ge mono- and poly-crystalline substrates, as well as the fabrication of Ge-On-Insulator (GOI) substrates, combined with the successful transfer from the Si technology to the Ge technology of the high-k dielectric and of the ohmic contact fabrication technologies support the development of a future high-performance Ge-based microelectronic technology. However, in order to meet the restrictions for the fabrication of the next generation of miniaturized microelectronic devices (short-channel MOSFETs), it is necessary to improve our knowledge concerning Ge doping and contact fabrication, in particular for n-type Ge. The main goal of this PhD was to investigate the atomic redistribution occurring during some of the fabrication processes involved in the fabrication of the structure [first-level metal / ohmic contact / doped-Ge] found on each active zone (gate, source, and drain) of transistors. Our work focused on selenium and tellurium for n-type doping, as well as on gallium and aluminum for p-type doping. Palladium was the metal chosen for the fabrication of ohmic contacts.This work includes the study of extended defect interactions with dopants, dopant clustering, and dopant diffusion in Ge(001) during post-implantation annealing. The formation and stability of Pd germanide thin films are also investigated, in order to evaluate and optimize the use of the PdGe compound as ohmic contact on Ge. Finally, dopant redistribution in PdGe thin films and in the Ge substrate during ohmic contact fabrication is also investigated.

Les microsystèmes électromécaniques (MEMS) sont une des révolutions issues de la microélectronique de ces dernières années qui ont permis l’apparition de nouveaux objets connectés à leur environnement tels que les smartphones. Pour répondre entre autres à la problématique de miniaturisation, ces capteurs doivent être assemblés avec les transistors qui les pilotent via des procédés d’intégration en trois dimensions. Les études de la littérature montrent que la brasure à base d’alliage eutectique Al-Ge permet de répondre de ce besoin. Dans le procédé de scellement eutectique Al-Ge, les constituants de l’alliage sont déposés sur au moins une des deux surfaces à coller. La fusion puis la solidification de la brasure va donner lieu à une structure eutectique et fermer mécaniquement l’interface pour former un assemblage. Cependant, des points cruciaux restent encore à approfondir, notamment la fuite de l’alliage liquide en dehors de la zone à coller ainsi que l’apparition de trous à l’interface de scellement.Le but de cette thèse est donc d’étudier dans un premier temps les phénomènes physiques (mouillage, solidification, diffusion) qui déterminent la qualité finale des assemblages. Dans un second temps, ces résultats sont mis à profit pour développer des procédés de scellement hermétiques et avec une bonne tenue mécanique pour l’encapsulation des MEMS. L'étude porte sur l'influence des paramètres tels que la température, l’épaisseur et l’état surfacique des couches, mais également sur les mécanismes de réactivité aux interfaces entre l'alliage liquide et les substrats. / Electromechanical microsystems (MEMS) are one of the main revolutions of microelectronics in recent years. It has permitted the emergence of new objects connected to their environment such as smartphones. To answer the problem of miniaturization, these sensors need to be assembled with their control transistors by three-dimensional packaging. Existing studies show that Al-Ge eutectic bonding meets these criteria. In this process, the constituents of the alloy are deposited on at least one of the two wafers. The melting and then the solidification of the solder will result in a eutectic structure which mechanically closes the interface to form an assembly. However, there are still some issues to be addressed, in particular the leakage of the liquid alloy outside of the bonding area and the presence of voids at the sealing interface.The first goal of this thesis is to study the physical phenomena (wetting, solidification, diffusion) that determine the final quality of the assemblies. Secondly, these results are used to develop hermetic sealing processes, with a high mechanical strength for the packaging of MEMS. The study focuses on the influence of parameters such as temperature, thickness and oxidation of the surfaces, but also on the mechanisms of interfacial reactivity between the liquid alloy and substrates.

L’augmentation de la densité d’intégration de composants électroniques (CMOS, FDSOI 14 nm, mémoires flash) et le développement de nouveaux dispositifs (capteurs d’images, composants photoniques) font émerger de nouveaux problèmes de fabrication des puces dans l’industrie de la microélectronique. L’efficacité des procédés humides de gravure et de nettoyage de la surface structurée des composants peut être limitée par un mouillage incomplet des micro/nanostructures dont les dimensions chutent alors que les rapports d’aspect augmentent fortement. L’état de mouillage et les cinétiques de remplissage des micro/nanostructures constituent alors deux paramètres clés pour adapter au mieux les procédés humides. Ce travail de thèse, réalisé en collaboration avec STMicroelectronics, présente une méthode acoustique originale de réflectométrie haute fréquence appliquée à la caractérisation du mouillage de surfaces structurées industrielles aux échelles micrométriques (vias) et nanométriques (tranchées profondes d’isolation de pixels, contacts de transistors CMOS). Deux modèles acoustiques ont été développés : un modèle numérique par différences finies et un modèle analytique basé sur la diffraction. Ils nous ont permis de mieux comprendre le comportement de l’onde acoustique dans les micro/nanostructures et d’interpréter les mesures expérimentales de mouillage. Nous avons alors déterminé localement l’état de mouillage des structures (état Wenzel, Cassie, composites) et détecté l’imprégnation de surfaces initialement non-mouillantes par abaissement de la tension superficielle des liquides. La cinétique de remplissage de vias micrométriques a aussi pu être mesurée. / Large scale integration in the field of electronic components (CMOS, FDSOI 14 nm, flash memory), and the development of new devices (image sensors, photonic components) raise new issues in chip manufacturing in the microelectronics industry. Wet etching and wet cleaning efficiency of the patterned surface of the components can be limited by an incomplete wetting of the micro/nanostructures, for which dimensions shrink and aspect ratios increase highly. Wetting state and micro/nanostructures filling kinetics are then two key parameters to adapt the wet processes at best. This thesis work, conducted in partnership with STMicroelectronics, presents an original acoustic method of high frequency reflectometry for wetting characterization of industrial structured surfaces at the micrometric (vias) and nanometric scale (deep trenches for pixels insulation, CMOS transistor contacts). Two acoustic models have been developed: one numerical finite difference model and one analytical model based on diffraction. They enable us to have a better understanding of the acoustic wave behavior inside the micro/nanostructures and to interpret the experimental measurements of wetting. We determined the wetting state of the structures (Wenzel, Cassie, composite states) and imbibition of initially non-wetting surfaces has been detected by lowering the surface tension of the liquids. Micrometric vias filling kinetics has also been measured.

Les matériaux diélectriques sont présents dans de nombreux dispositifs en microélectronique. Ces derniers peuvent être soumis à de fortes contraintes électriques impactant leur durée de vie. Le stress électrique peut en effet provoquer le claquage du diélectrique ou la modification des performances des composants par accumulation de charges. Dans ces travaux de thèse, différentes méthodes de caractérisation et d'analyse physique ont été utilisées pour étudier la structure des échantillons et identifier les mécanismes en jeu dans le processus d'accumulation de charges dans des couches minces de nitrure de silicium. Puis un code de simulation modélisant les phénomènes de transport de charges dans les isolants a été développé. Le modèle prend en compte des phénomènes de transport par effet tunnel et par effet thermique, dans le volume du diélectrique et aux interfaces isolant-métal. Il permet d'étudier l'évolution de grandeurs physiques (courants, charge, champ électrique) en fonction du temps et de la profondeur dans la couche mince diélectrique. Des résultats de mesures sur des composants capacitifs ont pu être reproduits grâce aux simulations. Cet outil permet d'estimer l'intérêt d'un matériau diélectrique relativement à la fiabilité de composants capacitifs. Il peut également être utilisé en amont afin de définir un matériau aux propriétés idéales pour l'application visée ou aider au dimensionnement de dispositifs en microélectronique. / Dielectric materials can be found in numerous devices in microelectronics. They can be subjected to significant electrical stress, which impacts their lifetime. Indeed, this electrical stress can lead to dielectric breakdown or modify the component performances by charge storage. In this work, several characterization methods and physical analysis have been used in order to study the samples and identify mechanisms involved in charge transport in silicon nitride thin films. Then a simulation code has been developed to model charge transport phenomena in insulators. This model takes into account tunnel and thermal effects in the dielectric and at the dielectric-metal interfaces. The temporal and spatial evolution of physical quantities (currents, charge, electric field) in the dielectric film are calculated. Measurement results on capacitive components can be obtained thanks to simulations. This simulation tool allows testing dielectric materials according to capacitive component reliability. It may be used to define optimal properties for materials depending on applications or to assist in device design in microelectronics.

Le cuivre et des diélectriques à faible permittivité, appelés diélectriques « low-k », ont remplacé l'aluminium et l'oxyde de silicium dans les interconnexions, ce qui permet de diminuer le temps de réponse des circuits submicroniques. Cependant, les problèmes de fiabilité mécanique risquent<br />d'augmenter. Il est nécessaire de comprendre le comportement de ces structures lors de sollicitations thermomécaniques. Ce travail repose sur un couplage entre la modélisation par éléments finis, des caractérisations mécaniques et des analyses microstructurales. Tout d'abord, les caractéristiques mécaniques du film diélectrique SiOxCyHz (k = 3,0) et de la barrière SiCxNyHz ont été déterminées et<br />comparées respectivement à celles du film SiO2 et de la barrière SiNyHz. La tenue mécanique des différentes interfaces rencontrées dans les interconnexions a été mesurée. Un modèle par éléments finis a ensuite été développé afin d'évaluer les contraintes thermomécaniques dans les interconnexions. La loi de comportement des différents films a été déterminée en couplant des mesures de l'évolution de la courbure en fonction de la température, réalisées sur des films minces et des empilements, à des<br />modélisations par éléments finis. Elle permet de tenir compte de la déformation intrinsèque des films ainsi que de la déformation élasto-plastique du film de cuivre. Une modélisation séquentielle a été réalisée afin de prendre en compte les différentes étapes du procédé de fabrication des interconnexions. Le comportement mécanique, évalué grâce à des mesures de l'évolution de la courbure, au cours de<br />cycles thermiques, et microstructural, observé par microscopie électronique à transmission, de réseaux de<br />lignes cuivre / diélectrique « low-k », de différentes largeurs, a été étudié puis modélisé. Lorsque la largeur des lignes diminue, la loi de comportement du cuivre doit être ajustée : le film est élastique entre 50 et 400°C et l'effet de son orientation cristallographique sur ses caractéristiques mécaniques doit être considéré. Le modèle par éléments finis développé a ainsi permis d'étudier le comportement des différents films constituant les réseaux de lignes mais il pourra être utilisé pour modéliser des géométries plus complexes et anticiper les problèmes de fiabilité mécanique.

Ce travail de thèse présente la conception et le développement d' un circuit intégré frontal analogique (AFE) pour un système d' électroencéphalographie portable. L' AFE est constitué d'un un amplificateur ultra-basse tension et d'un Convertisseur Analogique Numérique (ADC) Sigma Delta en Temps Continu (CT). Ce système AFE a été conçu dans une technologie CMOS 0,35 mm. Ce circuit de très basse consommation est alimenté avec une tension de seulement 0,5V.<br /><br />Afin de permettre un véritable fonctionnement en très basse tension, tous les transistors fonctionnent dans la région de faible inversion. Le pré-amplificateur se compose d'un étage d'entrée basé sur une architecture de type cascode replié (OTA-FC) et un d'un étage de sortie basé sur un amplificateur de type “Current Source”.<br /><br />Pour le convertisseur analogique numérique, une architecture de type Sigma-Delta, composée d'un modulateur à temps continu (CT-Sigma Delta), a été choisi afin d'avoir une consommation de puissance très faible. Le filtre de décimation du convertisseur est basé sur une architecture de filtre à réponse impulsionnelle finie (FIR). Le Modulateur est alimenté avec une tension de seulement 0,5V alors que le filtre numérique nécessite une tension de 1V.<br /><br />Les résultats de test montrent que l'OTA a un gain de boucle ouverte de 38,8dB pour le premier étage et de 18,6dB pour l'étage de sortie. Cet OTA a une largeurs de bande pour le premier étage et le second étage de 10,23KHz et 6,45KHz, respectivement. Les autres caractéristiques obtenues pour l'OTA sont: bruit de sortie de 1,4mVrms@100Hz et consommation de 1,89mW. L' ADC quant à affiche les caractéristiques suivantes : un SNR de 94,2dB, un ENOB de 15,35bits, une INL de +0,34/-2,3 LSB, et une DNL +0,783/-0,62LSB avec aucun code manquant. Le Modulateur a une consommation de puissance de 7mW. L' AFE proposé proposé dans ce travail possède des caractéristiques qui le place parmi les plus performants comparé aux autres réalisation décrites dans la littérature. Les caractéristiques obtenues pour le circuit permettent d'envisager sont utilisation pour des applications biomédicales de très basse consommation telles que les dispositifs portatifs d'électro-encéphalographie (EEG)<br /><br />En plus du modulateur de CT-Σ∆ développé en technologies CMOS 0,35um, un autre modulateur a été conçu utilisant des technologies CMOS 0,13µm, basées sur le temps discret. La simulation affiche un SNR de 92dB et un ENOB de 14.99dB pour une fréquence de sur-échantillonnage (OSR) de 150.