Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements " Face to Face ", " Face to Back " et par " Interposer " sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D " mémoire sur processeur " (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.

Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge. / This PhD work deals with characterization and electrical modeling of interconnection networks for 3D stacking of advanced integrated circuits. First, characterization tools have been developed for basic interconnect element specific of the 3D integration : ReDistribution Layer (RDL) interconnect, Back End Of Lines (BEOL) interconnect, Through Silicon Via (TSV) and Copper Pillar. Equivalent models are proposed and then validated on a broad band frequency (MHz-GHz) by electromagnetic modeling. An analysis of global electrical performances of interconnections networks is investigated for 3D wafer stacking. Face to Face, Face to Back and Interposer stacking are compared in order to establish their performances in term of data rate transmission. A study is also carried on 2D inductances integrated in the BEOL to find out which electrical performances are strongly impacted by the stacking of silicon substrate. The last part is dedicated to the optimization strategies of the 3D circuits performances in order to maximize their frequency bandwidth, to minimize the propagation delays and to insure the signal integrity (eye diagram). Answers are given to the 3D circuits designers for determining the best choices of chips orientation, routing and integration density. These results are valued on a concrete application of 3D circuits “memory on processor” (Wide I/O) where obtaining the required specifications on data rate (Gbyps) remain a real challenge.

Les travaux présentés traitent de l'intégration des composants passifs pour la conversion et le stockage de l'énergie dans un contexte général de l'électronique nomade. Le développement de la micro-électronique conduisant à la miniaturisation des circuits électroniques a permis le boom de l'électronique nomade (smart phones, tablettes, appareils photos numériques, etc.) et l'émergence des réseaux de capteurs communicants (intelligence ambiante). Les enjeux des années à venir sont : toujours plus de fonctionnalités et l'augmentation de l'autonomie énergétique de ces différents objets. La miniaturisation et l'approche de l'intégration hétérogène 3D font partie des solutions pour lever les verrous technologiques associés à ces défis. Concernant les circuits de puissance assurant la conversion et la gestion de l'énergie, la taille des convertisseurs est définie par l'encombrement des éléments passifs les constituant. Je présenterai les travaux réalisés depuis 2005 au LAAS-CNRS permettant l'intégration sur silicium de composants passifs (bobines, condensateurs) pour ces systèmes de gestion de l'énergie. Les travaux sont axés sur la conception, le développement des topologies et des filières technologiques pour micro-bobines (L) et condensateurs intégrés (C). Ainsi, pour des condensateurs à forte densité (au-delà des 500 nF.mm-2), les technologies de gravure du silicium ont été explorées associées à la synthèse et la caractérisation de matériaux à forte permittivité diélectrique. En ce qui concerne les micro-bobines, pour répondre au cahier des charges des convertisseurs fonctionnant autour du watt, les développements se concentrent sur l'intégration du noyau magnétique ainsi que les technologies de dépôts épais d'isolants et de métaux. A long terme, pour produire des alimentations toutes intégrées sur puce, l'intégration et l'empilement de puces multi-fonctionnelles sont à concevoir. Nous montrerons quelques pistes d'intégration : puce passive (contenant bobine et condensateur sur le même substrat), ou co-intégration passif-actifs au sein de la filière d'intégration fonctionnelle. Dans un deuxième volet, nous aborderons la thématique de l'autonomie énergétique des microsystèmes (capteurs ou autre). De nombreux travaux de recherche ont émergé depuis le début des années 2000 sur les microsystèmes de récupération de l'énergie ambiante : solaire, thermique, mécanique, acoustique. Etant donné la nécessité d'un stockage tampon de l'énergie récupérée, la solution la plus pertinente est d'utiliser un supercondensateur, élément de stockage présentant des durées de vie quasi-illimitées. Je présenterai les activités de recherche liées à l'intégration de micro-supercondensateurs sur silicium. Les premiers dispositifs à base de charbon actif et autres carbones nanostructurés ont montré des performances intéressantes : près de 250 mJ.cm-2 d'énergie et 200 mW.cm-2 de puissance. Finalement, les perspectives de recherche sur ces thématiques seront proposées et discutées.