Dans le cadre du développement de SoC (Systems-on-Chip) complexes, l'interconnexion des différent IP matériels (Intellectual Property), très distants à l'échelle d'un circuit intégré (typiquement quelques centimètres) et devant s'échanger des volumes de données parfois important, incite, pour des raisons de débit, de latence, de pertes et de consommation, l'adoption d'une méthodologie de conception adéquate pour réaliser des systèmes de plus en plus flexibles. Afin de répondre à ces nouvelles difficultés de conception, de nombreuses recherches ont fait émerger le concept de réseau optique sur puce (Optical Network-on-Chip ou ONoC).Dans cette thèse une étude détaillée d'une nouvelle architecture d'un réseau optique sur puce a été faite. La conception de ce réseau repose sur 2 paradigmes d'interconnexion: concevoir l'architecture dans le cadre d'une puce en 3D et l'empilement en plusieurs niveaux des guides d'onde optique dans la couche réseau optique sur puce. L'élément clef de cette architecture est un microrésonateur à plusieurs niveaux de guide d'onde (Si/SiO2). De ce fait, une étude détaillée sur le comportement optique de ce composant avec des modèles mathématiques et des simulations FEM a été faite dans le but d'optimiser la perte de puissance optique, le nombre des niveaux des guides d'onde empilés et la consommation d'énergie.Après avoir détaillé le fonctionnement de réseau multi-niveaux sur puce proposé "OMNoC", son protocole de routage a été étudié avec le simulateur NS-2, puis optimisé, rédiger et étudier avec C++ et l'outil Parsec Benchmark. Enfin et en tenant compte des études faites sur le comportement optique des guides d'onde et le protocole de routage, une étude desperformances comparatives avec des autres architectures a été élaborée montrant ainsi les avantages et les limites d'une telle méthodologie d'interconnexion. / The developing of complex System on Chip "SoC" interconnecting different cores IP distant in micrometer chip scale, needs important data bandwidth , low latency and the best compromise between optical power loss and crosstalk. According to that, finding new methodology design is necessary to cope to those challenges.Using centric communication becomes the mainly solution to improve communication performance in system on chip and recently many researches are focusing on Optical Network on Chip 'ONoC'.In this thesis, a novel architecture of an optical network on chip is proposed, this architecture is reposed on 2 design paradigms: ONoC based 3D chip and multilevel waveguides based ONoC. The key element of this architecture is the multilevel microresonator (Si/SiO2) which is the optical switch of the network. Optical wave behavior in different geometries have been studied using FEM method in order to find compromise between optical power loss and crosstalk. Operation mode of this ONoC called "OMNoC" is explained, routing protocol is studied using NS-2 simulator too, then optimized and developed using C++ and Benchmark tool. After that and by using FEM results and adopted routing strategy, OMNoC performances are studied and compared with other network architectures proposed in ONoC literature. In conclusion and according to performances analysis and comparisons, OMNoC could be considered as a promising network architecture which offer scalability and give a compromise between optical power loss and crosstalk.

Depuis quelques années, les réseaux optiques sur puce (ONoC) sont devenus une solution intéressante pour surpasser les limitations des interconnexions électriques, compte tenu de leurs caractéristiques attractives concernant la consommation d’énergie, le délai de transfert et la bande passante. Cependant, les éléments optiques nécessaires pour définir un tel réseau souffrent d’imperfections qui introduisent des pertes durant les communications. De plus, l'utilisation de la technique de multiplexage en longueurs d'ondes (WDM) permet d'augmenter les performances, mais introduit de nouvelles pertes et de la diaphonie entre les longueurs d'ondes, ce qui a pour effet de réduire le rapport signal sur bruit et donc la qualité de la communication. Les contributions présentées dans ce manuscrit adressent cette problématique d’amélioration de performance des liens optiques dans un ONoC. Pour cela, nous proposons tout d’abord un modèle analytique des pertes et de la diaphonie dans un réseau optique sur puce WDM. Nous proposons ensuite une méthodologie pour améliorer les performances globales du système s'appuyant sur l'utilisation de codes correcteurs d'erreurs. Nous présentons deux types de codes, le premier(Hamming) est d'une complexité d'implémentation faible alors que le second(Reed-Solomon) est plus complexe, mais offre un meilleur taux de correction. Nous avons implémenté des blocs matériels supportant ces corrections d'erreurs avec une technologie 28nm FDSOI. Finalement, nous proposons la définition d'une interface complète entre le domaine électrique et le domaine optique permettant d'allouer les longueurs d'ondes, de coder l'information, de sérialiser le flux de données et de contrôler le driver du laser pour obtenir la modulation à la puissance optique souhaitée. / Electrical Network-on-Chip (ENoC) has long been considered as the de facto technology for interconnects in multiprocessor systems-on-chip (MPSoCs). However, with the increase of the number of cores integrated on a single chip, ENoCs are less and less suitable to adapt the bandwidth and latency requirements of nowadays complex and highly-parallel applications. In recent years, due to power consumption constraint, low latency, and high data bandwidth requirements, optical interconnects became an interesting solution to overcome these limitations. Indeed, Optical Networks on Chip (ONoC) are based on waveguides which drive optical signals  from source to destination with very low latency. Unfortunately, the optical devices used to built  ONoCs suffer from some imperfections which introduce losses during communications. These losses (crosstalk noises and optical losses)  are very important factors which impact the energy efficiency and the performance of the system. Furthermore, Wavelength Division Multiplexing (WDM) technology can help the designer to improve ONoC performance, especially the bandwidth and the latency. However, using the WDM technology leads to introduce new losses and crosstalk noises which negatively impact the Signal to Noise Ratio (SNR) and Bit Error Rate (BER). In detail, this results in higher BER and increases power consumption, which therefore reduces the energy efficiency of the optical interconnects. The contributions presented in this manuscript address these issues. For that, we first model and analyze the optical losses and crosstalk in WDM based ONoC. The model can provide an analytical evaluation of the worst case of loss and crosstalk with different parameters for optical ring network-on-chip. Based on this model, we propose a methodology to improve the performance and then to reduce the power consumption of optical interconnects relying on the use of forward error correction (FEC). We present two case studies of lightweight FEC with low implementation complexity and high error-correction performance under 28nm Fully-Depleted Silicon-On-Insulator (FDSOI) technology. The results demonstrate the advantages of using FEC on the optical interconnect in the context of the CHAMELEON ONoC. Secondly, we propose a complete design of Optical Network Interface (ONI) which is composed of data flow allocation, integrated FECs, data serialization/deserialization, and control of the laser driver. The details of these different elements are presented in this manuscript.  Relying on this network interface, an allocation management to improve energy efficiency can be supported at runtime depending on the application demands. This runtime management of energy vs. performance can be integrated into the ONI manager through configuration manager located in each ONI. Finally, the design of an ONoC configuration sequencer (OCS), located at the center of the optical layer, is presented. By using the ONI manager, the OCS can configure ONoC at runtime according to the application performance and energy requirements.