Avec la mondialisation du marché des semi-conducteurs, l'intégrité des circuits intégrés (CI) est devenue préoccupante... On distingue deux menaces principales : les chevaux de Troie matériel (CTM) et les contrefaçons. La principale limite des méthodes de vérification de l’intégrité proposées jusqu'à maintenant est le biais induit par les variations des procédés de fabrication. Cette thèse a pour but de proposer une méthode de détection embarquée de détection de CTM et de contrefaçons. À cette fin, une caractérisation de l'impact des modifications malveillantes sur un réseau de capteurs embarqué a été effectuée. L'addition malicieuse de portes logiques (CTM) ou la modification de l'implémentation du circuit (contrefaçons) modifie la distribution de la tension à la l'intérieur du circuit. Une nouvelle approche est proposée afin d'éliminer l'influence des variations des procédés. Nous posons que pour des raisons de cout et de faisabilité, une infection est faite à l'échelle d'un lot de production. Un nouveau modèle de variation de performance temporelle des structures CMOS en condition de design réel est introduit. Ce modèle est utilisé pour créer des signatures de lots indépendantes des variations de procédé et utilisé pour définir une méthode permettant de détecter les CTMs et les contrefaçons.Enfin nous proposons un nouveau distingueur permettant de déterminer, avec un taux de succès de 100%, si un CI est infecté ou non. Ce distingueur permet de placer automatiquement un seuil de décision adapté à la qualité des mesures et aux variations de procédés. Les résultats ont été expérimentalement validés sur un lot de cartes de prototypage FPGA. / Due to the trend to outsourcing semiconductor manufacturing, the integrity of integrated circuits (ICs) became a hot topic. The two mains threats are hardware Trojan (HT) and counterfeits. The main limit of the integrity verification techniques proposed so far is that the bias, induced by the process variations, restricts their efficiency and practicality. In this thesis we aim to detect HTs and counterfeits in a fully embedded way. To that end we first characterize the impact of malicious insertions on a network of sensors. The measurements are done using a network of Ring oscillators. The malicious adding of logic gates (Hardware Trojan) or the modification of the implementation of a different design (counterfeits) will modify the voltage distribution within the IC.Based on these results we present an on-chip detection method for verifying the integrity of ICs. We propose a novel approach which in practice eliminates this limit of process variation bias by making the assumption that IC infection is done at a lot level. We introduce a new variation model for the performance of CMOS structures. This model is used to create signatures of lots which are independent of the process variations. A new distinguisher has been proposed to evaluate whether an IC is infected. This distinguisher allows automatically setting a decision making threshold that is adapted to the measurement quality and the process variation. The goal of this distinguisher is to reach a 100\% success rate within the set of covered HTs family. All the results have been experientially validated and characterized on a set of FPGA prototyping boards.

Dans un système radio communication pour les applications hautes fréquences (>300 mhz), la partie frontal RF est généralement analogique et alors moins compatible avec la partie numérique bande de base. La consommation d'énergie, la surface et le cout de la partie analogique sont importants par rapport a la partie numérique. La migration vers des systèmes numériques apporte plusieurs avantages des conceptions numériques comme la possibilité d'utiliser des outils de CAD computer aided design, de plus les circuits numériques sont plus faciles a tester, plus petit en surface et leur temps de conception est plus court contrairement aux circuits analogiques qui demande plusieurs itérations de fabrication avant leur commercialisation. Une PLL est un composant dont les signaux sont analogiques ou mixtes. Alors qu'une ADPLL est une boucle dont tous les signaux d'entrées/sorties sont numériques. Une ADPLL est plus facilement intégrée sur un soc qu'une boucle analogique et plus robuste au bruit qui vient de la partie numérique bande de base. Dans ce mémoire on propose dans le premier chapitre un modèle comportemental de l'ADPLL pour les applications radio autour de 2ghz comme le GSM et le bluetooth. Le modèle linéaire variant en temps (LTV) du bruit de phase de l'oscillateur est intègre dans un modèle haut niveau de l'ADPLL en utilisant VHDL-AMS. Dans le deuxième chapitre on propose une conception portable de l'ADPLL pour les applications TV. L'ADPLL conçue contient un oscillateur en anneau interpolateur contrôle numériquement et un convertisseur temps en numérique TDC base sur le DCO pour une réduction de la consommation de puissance.