Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-07-27T17:11:09Z No. of bitstreams: 1 DANIEL CARDOSO DE SOUZA - TESE PPGEE 2006..pdf: 1923363 bytes, checksum: e0aa0e758bff14f247b303ddfe8d8f33 (MD5) / Made available in DSpace on 2018-07-27T17:11:09Z (GMT). No. of bitstreams: 1 DANIEL CARDOSO DE SOUZA - TESE PPGEE 2006..pdf: 1923363 bytes, checksum: e0aa0e758bff14f247b303ddfe8d8f33 (MD5) Previous issue date: 2006-12 / Capes / Este trabalho tem como objetivo propor um algoritmo de particionamento hardware/software otimizado. Trabalha-se com a hipótese de que algumas características específicas de certos algoritmos já publicados possam ser combinadas vantajosamente, levando ao aprimoramento de um algoritmo de particionamento de base, e conseqüentemente dos sistemas heterogêneos gerados por ele. O conjunto de otimizações propostas para serem realizadas nesse novo algoritmo consiste de: generalização das arquiteturas-alvo candidatas com a inclusão de FPGA’s para o particionamento, consideração precisa dos custos e potências das funções mapeadas em hardware, agendamento de sistemas com hardware reconfigurável dinamicamente, e consideração de múltiplas alternativas de implementação de um nó de aplicação em um mesmo processador. Essas otimizações são implementadas em sucessivas versões do algoritmo de particionamento proposto, que são testadas com duas aplicações de processamento de sinais. Os resultados do particionamento demonstram o efeito de cada otimização na qualidade do sistema heterogêneo obtido. / This work’s goal is to propose an optimized hardware/software partitioning algorithm. We work on the hypothesis that some specific features of certain published algorithms can be advantageously combined for the improvement of a base partitioning algorithm, and of its generated heterogeneous systems. The set of optimizations proposed for the achievement of this new algorithm encompass: generalization of candidate target architectures with the inclusion of FPGA’s for the partitioning, precise consideration of functions’ implementation costs and power consumptions in hardware, manipulation of systems with dynamically reconfigurable hardware, and consideration of multiple implementation alternatives for an application node in a given processor. These optimizations are implemented in successive versions of the proposed partitioning algorithm, which are tested with two signal processing applications. The partitioning results demonstrate the effect of each optimization on the achieved heterogeneous system quality. / Resumé: Cette thèse a pour but de proposer un algorithme de partitionnement matériel/logiciel optimisé. On travaille sur l’hypothèse de que quelques caractéristiques spécifiques à certains algorithmes déjà publiés puissent être combinées de façon avantageuse, menant à l’amélioration d’un algorithme de partitionnement de base et, par conséquence, des systèmes hétérogènes générés par cet algorithme. L’ensemble d’optimisations proposées pour être réalisées dans ce nouvel algorithme consiste en: généralisation des architecturescible candidates avec l’ajout de FPGA’s pour le partitionnement, considération précise des coûts et puissances des fonctions allouées en matériel, ordonnancement de systèmes au matériel dynamiquement reconfigurable, et prise en compte de plusieurs alternatives d’implémentation d’un noeud d’application dans un même processeur. Ces optimisations sont implémentées en versions successives de l’algorithme de partitionnement proposé, lesquelles sont testées avec deux applications de traitement du signal. Les résultats du partitionnement démontrent l’effet de chaque optimisation sur la qualité du système hétérogène obtenu.