Este trabalho trata da geração de elipses a nível de primitivas, em dispositivos de exibição gráfica. O desenvolvimento foi embasado em uma descrição inicial das características de "hardware" dos sistemas gráficos em geral. O projeto e implementação deverão ser enquadrados no Sistema de Computação Gráfica, projeto em desenvolvimento no CPGCC, mas podem ser utilizados em qualquer sistema gráfico com geração pontual. O algoritmo de geração das elipses foi desenvolvido a partir de processos de funcionamento de analisadores diferenciais digitais interligados para geração de círculos, modificada a fim de se obter pontos a velocidade quase-constante. A implementação compreende duas partes: a montagem completa do circuito, empregando-se componentes TTL comerciais; e o projeto de um circuito integrado correspondente a um módulo da unidade operacional, ou seja, um circuito "bit-slice" para geração de circunferências. A descrição inclui as estruturas verticais e horizontais da tecnologia I2L, características do circuito padrão e técnicas de projeto para integração. / The main purpose of this work is the generation of ellipsis, as primitives, in graphic display devices. Its development is based on an initial description of the hardware features of general graphic systems. The original design and implementation will be part of the Computer Graphics System, which is being developed at CPGCC, but it can be adapted to any other Graphic System with dot generation. The algorithm for ellipsis generation was developed with basis on the functional processes of digital differential analyzers interconnected to calculate circles, but modified to provide points in almost-constant speed. The implementation activities were of two kind: one, was the complete circuit, using standard TTL components; and the other, was the design of an integrated circuit corresponding to an operating unit module, i.e., a bit-slice circuit for circle generation. The description includes vertical and horizontal structures of the I2L technology, the gate-array characteristics and design techniques for integration.

Este trabalho trata da geração de elipses a nível de primitivas, em dispositivos de exibição gráfica. O desenvolvimento foi embasado em uma descrição inicial das características de "hardware" dos sistemas gráficos em geral. O projeto e implementação deverão ser enquadrados no Sistema de Computação Gráfica, projeto em desenvolvimento no CPGCC, mas podem ser utilizados em qualquer sistema gráfico com geração pontual. O algoritmo de geração das elipses foi desenvolvido a partir de processos de funcionamento de analisadores diferenciais digitais interligados para geração de círculos, modificada a fim de se obter pontos a velocidade quase-constante. A implementação compreende duas partes: a montagem completa do circuito, empregando-se componentes TTL comerciais; e o projeto de um circuito integrado correspondente a um módulo da unidade operacional, ou seja, um circuito "bit-slice" para geração de circunferências. A descrição inclui as estruturas verticais e horizontais da tecnologia I2L, características do circuito padrão e técnicas de projeto para integração. / The main purpose of this work is the generation of ellipsis, as primitives, in graphic display devices. Its development is based on an initial description of the hardware features of general graphic systems. The original design and implementation will be part of the Computer Graphics System, which is being developed at CPGCC, but it can be adapted to any other Graphic System with dot generation. The algorithm for ellipsis generation was developed with basis on the functional processes of digital differential analyzers interconnected to calculate circles, but modified to provide points in almost-constant speed. The implementation activities were of two kind: one, was the complete circuit, using standard TTL components; and the other, was the design of an integrated circuit corresponding to an operating unit module, i.e., a bit-slice circuit for circle generation. The description includes vertical and horizontal structures of the I2L technology, the gate-array characteristics and design techniques for integration.

Este trabalho trata da geração de elipses a nível de primitivas, em dispositivos de exibição gráfica. O desenvolvimento foi embasado em uma descrição inicial das características de "hardware" dos sistemas gráficos em geral. O projeto e implementação deverão ser enquadrados no Sistema de Computação Gráfica, projeto em desenvolvimento no CPGCC, mas podem ser utilizados em qualquer sistema gráfico com geração pontual. O algoritmo de geração das elipses foi desenvolvido a partir de processos de funcionamento de analisadores diferenciais digitais interligados para geração de círculos, modificada a fim de se obter pontos a velocidade quase-constante. A implementação compreende duas partes: a montagem completa do circuito, empregando-se componentes TTL comerciais; e o projeto de um circuito integrado correspondente a um módulo da unidade operacional, ou seja, um circuito "bit-slice" para geração de circunferências. A descrição inclui as estruturas verticais e horizontais da tecnologia I2L, características do circuito padrão e técnicas de projeto para integração. / The main purpose of this work is the generation of ellipsis, as primitives, in graphic display devices. Its development is based on an initial description of the hardware features of general graphic systems. The original design and implementation will be part of the Computer Graphics System, which is being developed at CPGCC, but it can be adapted to any other Graphic System with dot generation. The algorithm for ellipsis generation was developed with basis on the functional processes of digital differential analyzers interconnected to calculate circles, but modified to provide points in almost-constant speed. The implementation activities were of two kind: one, was the complete circuit, using standard TTL components; and the other, was the design of an integrated circuit corresponding to an operating unit module, i.e., a bit-slice circuit for circle generation. The description includes vertical and horizontal structures of the I2L technology, the gate-array characteristics and design techniques for integration.

[pt] O uso de múltiplos microprocessadores constitui solução apropriada para diversos sistemas que necessitam de grande capacidade computacional. Este trabalho descreve a configuração básica do sistema multiprocessador CYGNUS formada por um módulo processador de 16 bits, com unidade de gerenciamento de memória integrada, e um controlador inteligente de discos flexíveis. A comunicação entre os módulos se dá pelo método de memória comum, sendo prevista a expansão do sistema com a introdução de processadores adicionais, de 16 ou 32 bits. / [en] The use of multiple microprocessors can provide the appropriate solution to systems demanding high computing power. This essay describes the basic configuration of the CYGNUS multiprocessor system composed of a 16 bits processor module, with integrated memory management unit, and an inteligent floppy disk controller. Communication between modules is carried out through a common memory structure. System is allowed with the introduction of 16 bit or 32 bit processors.

[pt] O objetivo deste trabalho é estudar, propor e implementar uma ferramenta que permita a experimentação com arquiteturas que sigam o paradigma de Processadores de Rede - Network Processors (NP). Com esse intuito, foi implementada uma biblioteca de objetos genéricos que permite emular os diversos componentes de hardware (tais como memórias, registradores, unidades de controle, unidades lógico-aritméticas, etc.) presentes em arquiteturas especificas para o processamento de protocolos. A conjunção desses componentes permite gerar máquinas virtuais que podem ser exercitadas para testar ou verificar o funcionamento das mais diversas operações nesses ambientes. Além da biblioteca, são apresentados três estudos de casos distintos: o primeiro mostrando um processador criado para teste e os outros dois implementam arquiteturas baseadas no processador MCS85 e no núcleo ARM do Processador IXP, todos com o intuito de validar e mostrar a utilidade prática da ferramenta. / [en] The aim of this work is to study, propose and implement a tool that allows the experimentation with architectures that follow the Network Processors (NP) paradigm. A generic object library was implemented, allowing the emulation of the various hardware components, such as memories, registers, arithmetic-and-logical units, control units etc., that are commonly used within specific architectures for protocol processing. The integrated usage of these components will provide an environment where virtual machines can be created and tested to verify the behavior of many different operations. Besides the library itself, three use cases are presented to validate and show the utility of the tool: the first is an implementation of a processor created just for the sake of testing and the other two are implementations of architectures based on the MCS85 processor and on the ARM kernel of the Intel IXP Network Processor.

Este trabalho aborda algumas etapas do projeto de operadores aritméticos de ponto flutuante visando sua IMPLENENTAÇÃ0 lntegrada. Inicialmente são estudados os algoritmos das operações de adição, subtração e multiplicação envolvendo operandos representados nos formatos estabelecidos pelo Padrão IEEE para aritmética binária de ponto flutuante [IEE 87]. A partir dos algoritmos são propostas arquiteturas para aqueles operadores, procurando aproveitar características de paralelismo para acelerar a execução. Detalha-se a proposta arquitetural do operador de multiplicação em ponto flutuante considerando algumas questões de caráter pratico. Estabelece-se uma estrutura pipeline, o controle e a temporização para o circuito. A implementação, neste nível, e validada por simulação. / This work deals with some design steps of integrated floating-point arithmetic operators. Firstly, the algorithms of floating-point addition, subtraction and multiplication are studied, based on the IEEE Standard for binary floating-point arithmetic CIEE 87]. After, some architectural solutions are proposed for the above operators, taking in account the parallel caracteristics of the algorithms for gain execution speed. The architectural level of the floating-point multiplier operator is detailed, emphasizing some practical matters; including a pipeline structure, control and timing of the circuit. Simulation is used to confirm the design proposed.

Desde a diminuição da tendência de aumento na frequência de processadores, uma nova tendência surgiu para permitir que softwares tirem proveito de harwares mais rápidos: a paralelização. Contudo, diferente de aumentar a frequência de processadores, utilizar parallelização requer um tipo diferente de programação, a programação paralela, que é geralmente mais difícil que a programação sequencial comum. Neste contexto, a paralelização automática apareceu, permitindo que o software tire proveito do paralelismo sem a necessidade de programação paralela. Nós apresentamos aqui duas propostas: SAT-PaDdlinG e RePaSAT. SAT-PaDdlinG é um SAT Solver DPLL paralelo que roda em GPU, o que permite que RePaSAT utilize esse ambiente. RePaSAT é a nossa proposta de uma máquina paralela que utiliza o Problema SAT para paralelizar automaticamente código sequencial. Como uma GPU provê um ambiente barato e massivamente paralelo, SAT-PaDdlinG tem como objetivo prover esse paralelismo massivo a baixo custo para RePaSAT, como para qualquer outra ferramenta ou problema que utilize SAT Solvers. / Since the slowdown in improvement in the frequency of processors, a new tendency has arisen to allow software to take advantage of faster hardware: parallelization. However, different from increasing the frequency of processors, using parallelization requires a different kind of programming, parallel programming, which is usually harder than common sequential programming. In this context, automatic parallelization has arisen, allowing software to take advantage of parallelism without the need of parallel programming. We present here two proposals: SAT-PaDdlinG and RePaSAT. SAT-PaDdlinG is a parallel DPLL SAT Solver on GPU, which allows RePaSAT to use this environment. RePaSAT is our proposal of a parallel machine that uses the SAT Problem to automatically parallelize sequential code. Because GPU provides a cheap, massively parallel environment, SATPaDdlinG aims at providing this massive parallelism and low cost to RePaSAT, as well as to any other tool or problem that uses SAT Solvers.

Este trabalho aborda algumas etapas do projeto de operadores aritméticos de ponto flutuante visando sua IMPLENENTAÇÃ0 lntegrada. Inicialmente são estudados os algoritmos das operações de adição, subtração e multiplicação envolvendo operandos representados nos formatos estabelecidos pelo Padrão IEEE para aritmética binária de ponto flutuante [IEE 87]. A partir dos algoritmos são propostas arquiteturas para aqueles operadores, procurando aproveitar características de paralelismo para acelerar a execução. Detalha-se a proposta arquitetural do operador de multiplicação em ponto flutuante considerando algumas questões de caráter pratico. Estabelece-se uma estrutura pipeline, o controle e a temporização para o circuito. A implementação, neste nível, e validada por simulação. / This work deals with some design steps of integrated floating-point arithmetic operators. Firstly, the algorithms of floating-point addition, subtraction and multiplication are studied, based on the IEEE Standard for binary floating-point arithmetic CIEE 87]. After, some architectural solutions are proposed for the above operators, taking in account the parallel caracteristics of the algorithms for gain execution speed. The architectural level of the floating-point multiplier operator is detailed, emphasizing some practical matters; including a pipeline structure, control and timing of the circuit. Simulation is used to confirm the design proposed.

Submitted by Kilvya Braga (kilvyabraga@hotmail.com) on 2018-05-14T14:15:46Z No. of bitstreams: 1 Flavio Medeiros - Tese.pdf: 4026286 bytes, checksum: b8f88ed9bff48d2f4eed7e9d7039c5ba (MD5) / Made available in DSpace on 2018-05-14T14:15:46Z (GMT). No. of bitstreams: 1 Flavio Medeiros - Tese.pdf: 4026286 bytes, checksum: b8f88ed9bff48d2f4eed7e9d7039c5ba (MD5) Previous issue date: 2016 / Desde os anos 70, o pré-processador C é amplamente utilizado na prática para adaptar sistemas para diferentes plataformas e cenários de aplicação. Na academia, no entanto, o pré-processador tem recebido fortes críticas desde o início dos anos 90. Os pesquisadores têm criticado a sua falta de modularidade, a sua propensão para introduzir erros sutis e sua ofuscação do código fonte. Para entender melhor os problemas de usar o pré-processador C,considerando a percepção dos desenvolvedores, realizamos 40 entrevistas e uma pesquisa entre 202 desenvolvedores. Descobrimos que os desenvolvedores lidam com três problemas comuns na prática: erros relacionados à configuração, testes combinatórios e compreensão do código. Os desenvolvedores agravam estes problemas ao usar diretivas não disciplinadas, as quais não respeitam a estrutura sintática do código. Para evoluir famílias de programas de forma segura, foram propostas duas estratégias para a detecção de erros relacionados à configuração e um conjunto de 14 refatoramentos para remover diretivas não disciplinadas. Para lidar melhor com a grande quantidade de configurações do código fonte, a primeira estratégia considera todo o conjunto de configurações do código fonte e a segunda estratégia utiliza amostragem. Para propor um algoritmo de amostragem adequado, foram comparados 10 algoritmos com relação ao esforço (número de configurações para testar) e capacidade de detecção de erros (número de erros detectados nas configurações da amostra). Com base nos resultados deste estudo, foi proposto um algoritmo de amostragem. Estudos empíricos foram realizados usando 40 sistemas C do mundo real. Detectamos 128 erros relacionados à configuração, enviamos 43 correções para erros ainda não corrigidos e os desenvolvedores aceitaram 65% das correções. Os resultados de nossa pesquisa mostram que a maioria dos desenvolvedores preferem usar a versão refatorada,ou seja,disciplinada do código fonte,ao invés do código original com as diretivas não disciplinadas. Além disso,os desenvolvedores aceitaram 21 (75%) das 28 sugestões enviadas para transformar diretivas não disciplinadas em disciplinadas. Nossa pesquisa apresenta resultados úteis para desenvolvedores de código C durante suas tarefas de desenvolvimento, contribuindo para minimizar o número de erros relacionados à configuração, melhorar a compreensão e a manutenção do código fonte e orientar os desenvolvedores para realizar testes combinatórios. / Since the 70s, the C preprocessor is still widely used in practice in a numbers of projects, including Apache,Linux ,and Libssh, totail or systems to different platforms and application scenarios. In academia,however, the preprocess or has received strong critic is msinceatl east the early 90s. Researchers have criticized its lack of separation of concerns, its proneness to introduce subtle errors, and its obfuscation of the source code. To better understand the problems of using the C preprocessor, taking the perception of developers into account, we conducted 40 interviewsandasurveyamong 202 developers. We found that developers deal with three common problems in practice: configuration-related bugs, combinatorial testing, and code comprehension. Developers aggravate these problems when using undisciplined directives (i.e., bad smells regarding preprocessor use), which are preprocessor directives thatdo notrespect thesyntactic structureof thesource code. To safely evolve preprocessor based program families, we proposed strategies to detect configuration-relatedbugs and bad smells, and a set of 14 refactorings to remove bad smells. To better deal with exponential configuration spaces, our strategies uses variability-aware analysis that considers the entire set of possible configurations, and sampling, which allows to reuse C tools that consider only one configuration at a time to detect bugs. To propose a suitable sampling algorithm, we compared 10 algorithms with respect to effort (i.e., number of configurations to test) andbug-detection capabilities (i.e.,numberofbugs detected in the sampled configurations). Based on the results, we proposed a sampling algorithm with an useful balance between effort and bug-detection capability. We performed empirical studies using a corpus of 40 C real-world systems. We detected 128 configuration-related bugs, submitted 43 patches to fix bugs not fixed yet, and developers accepted 65% of the patches. The results of our survey show that most developers prefer to use the refactored (i.e., disciplined) version of the code instead of the original code with undisciplined directives. Furthermore, developers accepted 21 (75%) out of 28 patches submitted to refactor undisciplined into disciplined directives. Our work presents useful findings for C developers during their development tasks, contributing to minimize the chances of introducing configuration-related bugs and bad smells, improve code comprehension, and guide developers to perform combinatorial testing.

Desde a diminuição da tendência de aumento na frequência de processadores, uma nova tendência surgiu para permitir que softwares tirem proveito de harwares mais rápidos: a paralelização. Contudo, diferente de aumentar a frequência de processadores, utilizar parallelização requer um tipo diferente de programação, a programação paralela, que é geralmente mais difícil que a programação sequencial comum. Neste contexto, a paralelização automática apareceu, permitindo que o software tire proveito do paralelismo sem a necessidade de programação paralela. Nós apresentamos aqui duas propostas: SAT-PaDdlinG e RePaSAT. SAT-PaDdlinG é um SAT Solver DPLL paralelo que roda em GPU, o que permite que RePaSAT utilize esse ambiente. RePaSAT é a nossa proposta de uma máquina paralela que utiliza o Problema SAT para paralelizar automaticamente código sequencial. Como uma GPU provê um ambiente barato e massivamente paralelo, SAT-PaDdlinG tem como objetivo prover esse paralelismo massivo a baixo custo para RePaSAT, como para qualquer outra ferramenta ou problema que utilize SAT Solvers. / Since the slowdown in improvement in the frequency of processors, a new tendency has arisen to allow software to take advantage of faster hardware: parallelization. However, different from increasing the frequency of processors, using parallelization requires a different kind of programming, parallel programming, which is usually harder than common sequential programming. In this context, automatic parallelization has arisen, allowing software to take advantage of parallelism without the need of parallel programming. We present here two proposals: SAT-PaDdlinG and RePaSAT. SAT-PaDdlinG is a parallel DPLL SAT Solver on GPU, which allows RePaSAT to use this environment. RePaSAT is our proposal of a parallel machine that uses the SAT Problem to automatically parallelize sequential code. Because GPU provides a cheap, massively parallel environment, SATPaDdlinG aims at providing this massive parallelism and low cost to RePaSAT, as well as to any other tool or problem that uses SAT Solvers.