La multiplication des plate-formes embarquées disponibles sur le marché rend de plus en plus complexe le choix d’une plate-forme pour un produit. L’arrivée des architectures multi-processeurs augmente encore plus ce phénomène. Dans le contexte industriel actuel, il est nécessaire de disposer d’une méthodologie et des outils associés permettant d’évaluer rapidement ces plate-formes et celles qui apparaitront dans le futur sur le marché afin de faire des premiers choix tôt dans le cycle de conception des produits. Précédemment, il était nécessaire d’attendre l’arrivée sur le marché des plate-formes de test afin d’exécuter sur ces plate-formes des benchmarks et des applications afin d’évaluer leur performance et leur consommation. Nous proposons ici une méthodologie et les outils associés permettant de modéliser un système (logiciel et matériel) puis d’estimer ses performances et sa consommation d’énergie. Notre méthodologie s’appuie sur des modèles simples à mettre en œuvre utilisant uniquement des informations présentes dans les documents techniques des constructeurs. Autre avantage de notre approche, la simulation réalisée s’appuie sur du code exécutable généré automatiquement afin de s’exécuter en natif sur un ordinateur. Cela permet une exécution rapide des scénarios de test et offre la possibilité de faire de l’exploration d’architectures. Nous avons procédé à diverses validations en utilisant des applications variées (décodeur H.264, application radio, benchmarks classiques, ...) et en comparant les performances et la consommation estimée avec l’équivalent sur des plate-formes réelles (OMAP3/4, i.MX6, QorIQ, ...). Cela a permis d’évaluer l’erreur d’estimation de FORECAST (l’outil développé lors de cette thèse) et ainsi de s’assurer que le taux d’erreur reste dans des bornes admissibles c’est-à-dire inferieures à 20%. Nous avons d’un autre côté comparé notre approche avec celles développées dans deux autres projets OpenPEOPLE (ANR) et COMCAS (Catrene) afin de s’assurer que le rapport effort/précision de notre approche est intéressant. / The number of available commercial platforms is constantly increasing. The choice of an architecture that fit as much as possible the requirements is therefore more and more complex. This is even more real with the availability of recent multiprocessors architectures. As a consequence, methodologies with their associated tools are required in order to quickly evaluate future platforms, so that choices can be made early in the design flow. So far, evaluating either the performance or the power consumption of a dedicated platform was performed through executing benchmarks and applications on this platform. In this thesis, a new methodology with its associated tools, called FORECAST, is proposed to model both the hardware and software of a system, and then to estimate its performance and its power consumption. Our methodology is based on efficient models, easy to characterize using only information provided by constructor datasheets. Moreover, our approach is able to automatically generate an executable code of the system that can be simulated on the host machine. This simulation allows a rapid execution of multiple test cases. Our approach is therefore well adapted for performing architecture exploration. A lot of experimentations have been performed using our tool FORECAST for different applications (H.264 video decoder, radio application, benchmarks. . .) and different hardware platforms. Results obtained both in performance and in power consumption have then been compared with existing platforms (OMAP3, OMAP4, i.MX6, QorIQ. . .), but also with two collaborative projects, OpenPeple (ANR) and COMCAS (Catrene), dealing also with performance and power estimations. The comparison demonstrates the accuracy of our approach as the estimation is always below a 20% error margin. These experimentations have also shown that our methodology provides a very efficient ratio between the modeling effort and the accuracy of the estimations.

Les attaques par canaux auxiliaires telles que l'analyse différentielle de la consommation de courant (DPA) et l'analyse différentielle des émissions électromagnétiques (DEMA) constituent une menace sérieuse pour la sécurité des systèmes embarqués. L'objet de cette thèse est d'étudier les vulnérabilités des implantations logicielles des algorithmes cryptographiques face à ces attaques pour concevoir un processeur d'un nouveau type. Pour cela, nous commençons par identifier les différents éléments des processeurs embarqués qui peuvent être exploités pour obtenir des informations secrètes. Puis, nous introduisons des stratégies qui privilégient un équilibre entre performance et sécurité pour protéger de telles architectures au niveau transfert de registres (RTL). Nous présentons également la conception et l'implantation d'un processeur sécurisé, le SecretBlaze-SCR. Enfin, nous évaluons l'efficacité des solutions proposées contre les analyses électromagnétiques globales et locales à partir de résultats expérimentaux issus d'un prototype du SecretBlaze-SCR réalisé sur FPGA. A travers cette étude de cas, nous montrons qu'une combinaison appropriée de contre-mesures permet d'accroître significativement la résistance aux analyses par canaux auxiliaires des processeurs tout en préservant des performances satisfaisantes pour les systèmes embarqués. / Side-channel attacks such as differential power analysis (DPA) and differential electromagnetic analysis (DEMA) pose a serious threat to the security of embedded systems. The aim of this thesis is to study the side-channel vulnerabilities of software cryptographic implementations in order to create a new class of processor. For that purpose, we start by identifying the different elements of embedded processors that can be exploited to reveal the secret information. Then, we introduce several strategies that seek a balance between performance and security to protect such architectures at the register transfer level (RTL). We also present the design and implementation details of a secure processor, the SecretBlaze-SCR. Finally, we evaluate the effectiveness of the proposed solutions against global and local electromagnetic analyses from experimental results obtained with a FPGA-based SecretBlaze-SCR. Through this case study, we show that a suitable combination of countermeasures significantly increases the side-channel resistance of processors while maintaining satisfactory performance for embedded systems.

La réduction des dimensions et paramètres électriques des transistors, fruit des progrès dans les technologies de fabrication de circuits intégrés, rend les composants présents et futurs de plus en plus sensibles aux perturbations appelées évènements singuliers S.E.E. (Single Event Effects). Ces événements sont la conséquence d'une impulsion de courant résultant de l'impact dans des zones sensibles du circuit, de particules énergétiques présentes dans l'environnement dans lequel ils fonctionnent. Parmi les différents types de SEE, peuvent être mentionnés les SEU (Single Event Upsets) qui consistent en l'inversion du contenu de cellules mémoires, les SEL (Single Event Latchups) qui donnent lieu à des courts-circuits masse-alimentation et peuvent donc conduire à la destruction du circuit par effet thermique. Cette thèse a pour but de décrire et valider les méthodologies nécessaires pour évaluer de manière précise la sensibilité face aux radiations de deux types de circuits numériques représentatifs, processeurs et mémoires, composants utilisés dans la plupart des systèmes embarqués.

La métrologie in situ et le contrôle de procédés en temps réel sont pour l'industrie de la microélectronique des enjeux d'une importance cruciale. Une technique de caractérisation optique basée sur une analyse de la lumière diffractée par un objet, la scatterométrie, fait preuve pour cela d'un potentiel remarquable. Il s'agit d'une méthode non destructive qui permet de mesurer indirectement et avec excellente précision des grandeurs géométriques de motifs périodiques.<br /><br />Pour la résolution de ce problème inverse, il est coutume de comparer une signature relevée par ellipsométrie (par exemple) avec une bibliothèque de signatures optiques calculées au préalable. Dans cette thèse, ce principe appliqué couramment en situation statique (mesure en ligne d'un échantillon) a été étendu à une application dynamique (suivi de procédés en temps réel), pour laquelle les signatures sont acquises avec une faible résolution en longueurs d'onde mais avec une grande fréquence.<br />Ces développements ont consisté d'une part en l'élaboration d'un algorithme de reconstruction de forme basé sur la régularisation de Tikhonov et d'autre part sur l'utilisation d'une architecture de calcul particulière, les processeurs graphiques (GPU).<br /><br />A des fins de mise au point et de validation, nous nous sommes appuyés sur des procédés de la microélectronique pour lesquels le suivi en temps réel est un défi majeur pour le futur : gravure de résine par plasma et fluage de résine pour la nano-impression.

Cette these traite d'un ensemble de problemes lies a l'acheminement des messages dans les machines paralleles a memoire distribuee. L'accent est mis sur des solutions extensibles qui necessitent un nombre de ressources independant de la taille de la machine. A travers l'exemple des machines Supernodes (dont les processeurs sont interconnectes par un reseau de Clos 3-etages) nous montrons que l'acheminement des messages par reconfiguration dynamique est difficilement envisageable dans des machines de grande taille. Nous nous interessons ensuite au routage des messages dans des reseaux a topologie quelconque, et proposons une nouvelle methode de generation de fonctions de routage sans interblocage. La nouvelle generation des machines paralleles integre de plus en plus de fonctions dans le materiel, notamment le routage des messages. Pour que cette integration soit la plus efficace possible, des methodes nouvelles de representation compacte de l'information de routage sont necessaires. Santoro et Khatib ont propose une methode, le routage par intervalles, bien adaptee aux reseaux generaux. La deuxieme partie de cette these s'inscrit dans la continuite de ce type de travail et propose de nouvelles methodes de generation de fonctions de routage par intervalles. Deux cas sont consideres : le tore, et les reseaux generaux. Nous insistons plus particulierement sur des solutions sans interblocage, caracteristique rarement prise en compte. De plus dans le cas du tore, les longueurs des chemins sont proches des optima. Enfin, nous proposons une extension de la notion de routage par intervalles, le schema d'etiquetage etendu (SEE), permet de representer un spectre plus large de fonctions de routage.

L'étude des principaux domaines d'application et des techniques essentielles du traitement d'images permet de dégager des interrogations directes pour le concepteur d'architectures d'ordinateurs. Quelques unes des voies possibles pour leurs solutions matérielles sont ensuite présentées dans leurs principes et a l'aide d'exemples. Présentation de deux études : la machine ROMULARD (multi-microprocesseur) pour la saisie et le traitement d'images et le systeme KIDS, architecture plus ambitieuse alliant les aspects logiciels et matériels.

Les technologies actuelles permettent l'intégration de systèmes de plus en plus complexes sur une seule puce. L'augmentation de la complexité induit un accroissement du temps de conception alors que paradoxalement, le concurrence économique impose des temps de mise sur le marché de plus en plus courts. Pour tenter de limiter ce décalage et d'accroître la productivité, l'industrie fait de plus en plus appel à la réutilisation de composants logiciels et matériels pour concevoir leurs systèmes.<br />L'un des problèmes de ce type de conception est celui de la réalisation de la communication entre composants. Cette thèse traite de la communication entre processeurs réalisée par des interfaces mixtes logicielles/matérielles. Leur difficulté de conception et l'impact du choix de partitionnement entre parties logicielles et matérielles nécessitent le développement de méthodes de génération automatique d'interfaces logicielles/matérielles pour l'exploration du partitionnement des services de communication.<br />La contribution de cette thèse consiste en une formalisation des problèmes liés à l'implémentation mixte logicielle/matérielle des services de communication et une proposition de flot pour la génération automatique d'interfaces. Des expériences de réalisations de primitives MPI ont permis d'appréhender le problème et de proposer un flot de génération automatique.

Cette thèse est consacrée aux algorithmes de morphologie mathématique qui peuvent considérer les pixels d'une image comme un flux de données. Nous allons démontrer qu'un grand nombre d'algorithmes de morphologie mathématique peuvent être décrits comme un flux de données traversant des unités d'exécution. Nous verrons que cette approche peut aussi fonctionner sur des processeurs génériques possédant un jeu d'instructions multimédia ou sur des cartes graphiques. Pour décrire les algorithmes en flux de données, nous proposons d'utiliser le langage fonctionnel Haskell, ce qui nous permettra de décrire les briques de base de la construction des algorithmes de morphologie mathématique. On applique ces briques dans la description des algorithmes les plus couramment utilisés (dilatation/érosion, opérations géodésiques, fonction distance et nivellements) ce qui facilitera le portage de ces algorithmes sur plusieurs plate-formes. Nous proposons pour la construction des algorithmes morphologiques un mode d'exécution original par macro blocs et nous étudions en profondeur la transposition de cette idée aux architectures SIMD. Nous montrons que l'utilisation des macro blocs est intéressante pour les architectures multimédia et nous montrons également que les algorithmes morphologiques proposés dans cette thèse atteignent de meilleures performances que les implémentations standard. Un nouveau champ s'ouvre ainsi aux algorithmes développés dans les applications de traitement d'images en temps réel. Cette thèse explore également les processeurs graphiques et démontre sur des résultats expérimentaux qu'ils sont, dès à présent, assez performants pour concurrencer les processeurs généraux.

L'omniprésence des ordinateurs et la demande de toujours plus de puissance poussent les architectes processeur à chercher des moyens d'augmenter les performances de ces processeurs. La tendance actuelle est de répliquer sur une même puce plusieurs cœurs d'exécution pour paralléliser l'exécution. Si elle se poursuit, les processeurs deviendront massivement multicoeurs avec plusieurs centaines voire un millier de cœurs disponibles. Cependant, la loi d'Amdahl nous rappelle que l'augmentation de la performance séquentielle sera toujours nécessaire pour améliorer les performances globales. Une voie essentielle pour accroître la performance séquentielle est de perfectionner le traitement des branchements, ceux-ci limitant le parallélisme d'instructions. La prédiction de branchements est la solution la plus étudiée, dont l'intérêt dépend essentiellement de la précision du prédicteur. Au cours des dernières années, cette précision a été continuellement améliorée et a atteint un seuil qu'il semble difficile de dépasser. Une autre solution est d'éliminer les branchements et de les remplacer par une construction reposant sur des instructions prédiquées. L'exécution des instructions prédiquées pose cependant plusieurs problèmes dans les processeurs à exécution dans le désordre, en particulier celui des définitions multiples. Les travaux présentés dans cette thèse explorent ces deux aspects du traitement des branchements. La première partie s'intéresse à la prédiction de branchements. Une solution pour améliorer celle-ci sans augmenter la précision est de réduire le coût d'une mauvaise prédiction. Cela est possible en exploitant la reconvergence de flot de contrôle et l'indépendance de contrôle pour récupérer une partie du travail fait par le processeur sur le mauvais chemin sur les instructions communes aux deux chemins pour éviter de le refaire sur le bon chemin. La deuxième partie s'intéresse aux instructions prédiquées. Nous proposons une solution au problème des définitions multiples qui passe par la prédiction sélective de la valeur des prédicats. Un mécanisme de rejeu sélectif est utilisé pour réduire le coût d'une mauvaise prédiction de prédicat.

L'omniprésence des ordinateurs et la demande de toujours plus de puissance poussent les architectes processeur à chercher des moyens d'augmenter les performances de ces processeurs. La tendance actuelle est de répliquer sur une même puce plusieurs c\oe urs d'exécution pour paralléliser l'exécution. Si elle se poursuit, les processeurs deviendront massivement multic\oe urs avec plusieurs centaines voire un millier de c\oe urs disponibles. Cependant, la loi d'Amdahl nous rappelle que l'augmentation de la performance séquentielle sera toujours nécessaire pour améliorer les performances globales. Une voie essentielle pour accroître la performance séquentielle est de perfectionner le traitement des branchements, ceux-ci limitant le parallélisme d'instructions. La prédiction de branchements est la solution la plus étudiée, dont l'intérêt dépend essentiellement de la précision du prédicteur. Au cours des dernières années, cette précision a été continuellement améliorée et a atteint un seuil qu'il semble difficile de dépasser. Une autre solution est d'éliminer les branchements et de les remplacer par une construction reposant sur des instructions prédiquées. L'exécution des instructions prédiquées pose cependant plusieurs problèmes dans les processeurs à exécution dans le désordre, en particulier celui des définitions multiples. Les travaux présentés dans cette thèse explorent ces deux aspects du traitement des branchements. La première partie s'intéresse à la prédiction de branchements. Une solution pour améliorer celle-ci sans augmenter la précision est de réduire le coût d'une mauvaise prédiction. Cela est possible en exploitant la reconvergence de flot de contrôle et l'indépendance de contrôle pour récupérer une partie du travail fait par le processeur sur le mauvais chemin sur les instructions communes aux deux chemins pour éviter de le refaire sur le bon chemin. La deuxième partie s'intéresse aux instructions prédiquées. Nous proposons une solution au problème des définitions multiples qui passe par la prédiction sélective de la valeur des prédicats. Un mécanisme de rejeu sélectif est utilisé pour réduire le coût d'une mauvaise prédiction de prédicat.