Zugl.: Dortmund, Techn. Univ., Diss., 2008

Techn. Universiẗat, Diss., 2003--Darmstadt.

Software-basierte Selbsttest (SBST) Konzepte für Prozessoren werden zunehmend interessant nicht nur durch die At-Speed Test Problematik. Auch bezüglich Stromaufnahme und Testzeit bietet dieses Testkonzept gegenüber dem Standard Verfahren wie etwa Scan-Test Vorteile. Als grundsätzlich problematisch ist die Erzeugung solcher software-basierten Testroutinen anzusehen, da bislang kein geeigneter einheitlicher Entwurfsprozess vorliegt. Deshalb wurde exemplarisch für einen einfachen 16-bit Prozessorkern sowohl eine manuelle rein funktional erstellte SBST und eine automatisch generierte auf Strukturinformationen basierende SBST untersucht um die Möglichkeiten und Grenzen eines solchen Ansatzes aufzuzeigen.

Es wird ein Ansatz zur zeitbeschränkten Ablaufplanung für VLIW-Prozessoren mit neuronalen Netzen vorgestellt. Bestehende Arbeiten werden dahingehend erweitert, dass der Datenpfad des Prozessors über heterogene funktionale Einheiten verfügen und geclustert sein darf. Es werden zwei Varianten zur Lösung des Problems angegeben, deren Qualität mit einem heuristischen Ansatz verglichen wird und Schlussfolgerungen bezüglich der Nutzbarkeit neuronaler Netze gezogen.

Die Java-Plattform bietet viele Vorteile für die schnelle Entwicklung komplexer Software. Für die Ausführung des Java-Bytecodes auf eingebetteten Systemen eignen sich insbesondere Java-(Bytecode)-Prozessoren, die den Java-Bytecode als nativen Befehlssatz unterstützen. Die vorliegende Arbeit untersucht detailliert die Gestaltung einer Mehrkernarchitektur für Java-Prozessoren zur effizienten Nutzung der auf Thread-Ebene ohnehin vorhandenen Parallelität eines Java-Programms. Für die Funktionalitäts- und Leistungsbewertung eines Prototyps wird eine eigene Trace-Architektur eingesetzt. Es wird eine hohe Leistungssteigerung bei nur geringem zusätzlichem Hardwareaufwand erzielt sowie eine höhere Leistung als bekannte alternative Ansätze erreicht.

Emerging mobile platforms integrate heterogeneous, multicore processors to efficiently deal with the heterogeneity of data (in magnitude, type, and quality). The main goal is to achieve a high degree of energy-proportionality which corresponds with the nature and fluctuation of mobile workloads. Most existing power and energy consumption analyses of these architectures rely on simulation or static benchmarks neither of which truly reflects the type of workload the processors handle in reality. By contrast, we generate two types of stochastic workloads and employ four types of dynamic voltage and frequency scaling (DVFS) policies to investigate the energy proportionality and the dynamic power consumption characteristics of a heterogeneous processor architecture when operating in different configurations. The analysis illustrates, both qualitatively and quantitatively, that knowledge of the statistics of the incoming workload is critical to determine the appropriate processor configuration.