Depuis de nombreuses années, l'industrie microélectronique s'est engagée dans une course à l'augmentation des performances et à la diminution des coûts de ses dispositifs grâce à la miniaturisation de ces derniers. La génération de ces structures de petites dimensions repose essentiellement sur l'étape de lithographie. Dans cette optique, plusieurs techniques de lithographie nouvelle génération (NGL) sont en cours de développement afin de pouvoir répondre aux besoins de l'industrie pour les nœuds technologiques inférieurs à 20 nm. Parmi elles, les solutions de lithographie à faisceaux d'électrons multiples semblent très prometteuses grâce à leur écriture directe sans masque (ML2), ainsi que leur coût et encombrement réduits. Le CEA-LETI s'est associé à l'entreprise Mapper Lithography basée aux Pays-Bas afin d'aider au développement d'une technologie de lithographie électronique à faisceaux d'électrons multiples basse énergie (d'énergie 5 keV). Les travaux de thèse de ce manuscrit visent à contribuer au développement de cette technologie qui pourrait à terme permettre de réaliser des dispositifs CMOS pour les nœuds technologiques actuels et futurs. L'intégration d'une nouvelle technique de lithographie dans l'industrie repose sur 3 grands critères du procédé lithographique, la production horaire (sensibilité), la résolution (taille minimale des structures réalisées) et la rugosité de ligne. La rugosité de ligne est devenue l'un des paramètres les plus critiques limitant à l'heure actuelle la miniaturisation et pour cause cette dernière impacte de manière négative les performances des dispositifs. Alors que l'ITRS préconise une rugosité de ligne inférieure à 1.7 nm pour les futurs nœuds technologiques inférieurs à 20 nm, les lithographies actuelles ne permettent pas d'obtenir des rugosités inférieures à 4-5 nm. Les travaux de cette thèse visent la minimisation de la rugosité de ligne de résine imprimée par lithographie électronique en proposant des stratégies alternatives d'écriture ou en modifiant les empilements de matériaux sous-jacents la résine, ou encore par l'introduction de traitements post-lithographiques tels que des recuits thermiques ou des traitements plasma. Les études ont montré qu'en combinant une stratégie d'écriture et un traitement plasma à base de dihydrogène une réduction de 41% du LWR pouvait être obtenue. / For decades, the growth of the Semiconductor Industry (SI) has been driven by the paramount need for faster devices at a controlled cost primarily due to the shrinkage of chip transistors. The performances of future CMOS technology generations still rely on the decrease of the device dimensions. However, the photolithography is, today, the limiting factor for pattern miniaturization and the technology has been at a standstill since the development of 193-nm water-based immersion lithography. Moreover, another parameter limiting further semiconductor scaling is the transistor gate linewidth roughness (LWR), i.e. the standard deviation of the gate critical dimension (CD) along the line. The LWR needs to be controlled at the nanometer range to ensure good electrical performances of the future CMOS device. The lithography step is again identified as the root cause of the gate LWR. Indeed, the significant LWR (4-5 nm) of the patterns printed by photolithography is transferred into the gate during the subsequent plasma etching steps, resulting in a final gate LWR far above the sub-2 nm LWR targeted for the sub-20 nm technological nodes. In order to continue scaling down feature sizes of devices, the semiconductor industry is waiting for the maturity of next generation lithographies (NGL). Among NGL, one can find the promising mask-less direct-write techniques (ML2) in which multiple electron beam lithography (multibeam lithography) is regarded as a serious candidate for providing high resolution structures at a low cost. The firm MAPPER Lithography, associated with CEA-LETI is working on the development of such a technology. The aim of this work is to contribute to the development of a low energy (5 keV) multibeam technology and to focus on the improvement of the LWR of the printed patterns. Several process parameters have been investigated to decrease the LWR: the effect of a specific writing strategy, the influence of the under layers and the introduction of post-lithographic treatments such as plasma treatments or thermal annealing. This work has shown that by combining a biased writing strategy with H2 plasma treatment, a 41% LWR decrease could be obtained. Although this performance is still above the ITRS requirements, this work opens the pace for LWR optimization with multi-beam lithography.

Ce travail de thèse s'inscrit dans le contexte de miniaturisation des transistors MOS afin de mener la technologie CMOS à ces dimensions ultimes.<br /> Avec les techniques actuelles de fabrication et pour des longueurs de grille de transistor inférieures à 30nm, les variations moyennes de la longueur de grille, appelées rugosité de bord, entraînent des fluctuations électriques dans le transistor inacceptables pour le bon fonctionnement des futures générations de dispositifs. Il convient donc de contrôler ce paramètre afin de le réduire. Pour réussir ce défi technologique, il est essentiel de le mesurer avec précision afin, par la suite, de comprendre ses origines et son évolution après chaque étape technologique de fabrication. <br /> Dans un premier temps, nous nous sommes intéressés à la mesure la rugosité de bord, à l'aide d'un nouvel équipement de métrologie : le microscope à force atomique en trois dimensions. Nous avons évalué les capacités de cet outil et déterminé un protocole de mesure de la rugosité de bord, qui nous a permis ensuite d'étudier ses origines et d'étudier son évolution lors des différentes étapes technologiques de fabrication d'une grille de transistors MOS. Nous avons remarqué que la formation de la rugosité de bord est un problème complexe qui fait intervenir de nombreux facteurs fortement liés entre eux. Par la suite, nous montrons que le bombardement ionique d'un procédé de gravure plasma est responsable de la diminution de la rugosité de bord de la résine. Nous avons également mis en évidence que la rugosité de bord du masque avant la gravure de la grille est un paramètre clé pour le contrôle de la rugosité de la grille finale.

A chaque nouvelle étape franchie dans la réduction des dimensions des dispositifs en microélectronique, de nouvelles problématiques sont soulevées. Parmi elles, la fluctuation de la longueur de la grille des transistors, aussi appelée rugosité de bord de ligne (LWR, pour "Line Width Roughness"), constitue l'une des principales sources de variabilité. Afin d'assurer le bon fonctionnement des transistors, le LWR doit être inférieur à 2 nm pour les futurs noeuds technologiques. Dans ce contexte, la caractérisation précise de la rugosité à l'échelle nanométrique est essentielle mais se heurte aux limitations des équipements de métrologie. En effet, à ces dimensions, le bruit de mesure des équipements ne peut être ignoré. Afin de pallier à ce problème, un protocole permettant de s'affranchir du niveau de bruit des équipements de métrologie a été développé dans la première partie de cette thèse. Il s'appuie sur l'utilisation de la densité spectrale de puissance de la rugosité, basée sur une fonction d'autocorrélation de type "fractal auto-affine". Un bruit "blanc" a été inclus dans le modèle théorique, permettant l'ajustement des données expérimentales. La seconde problématique concerne la rugosité élevée des motifs des résines 193 nm qui est transférée dans la grille lors des étapes successives de gravure. Pour résoudre cette difficulté, des traitements plasma sur résines ont été envisagés dans la seconde partie de cette étude. Des analyses physico-chimiques des résines exposées aux traitements plasma nous ont permis de montrer que les UV émis par les plasmas lissent considérablement les flancs des résines. En contrepartie, la formation d'une couche "dure" autour des motifs avec certains plasmas (HBr et Ar) contribue à leur dégradation. De nouvelles stratégies ont également été examinées. Les traitements plasma ont été combinés à des recuits thermiques dans le but d'additionner leurs avantages. Finalement, un plasma de H2 semble être prometteur puisqu'il ne génère pas de couche superficielle sur les motifs de résine, et l'action des UV réduit considérablement la rugosité. En combinant ce traitement avec un recuit thermique, il est possible d'atteindre des rugosités de 2.4 nm dans la grille finale.

A chaque nouvelle étape franchie dans la réduction des dimensions des dispositifs en microélectronique, de nouvelles problématiques sont soulevées. Parmi elles, la fluctuation de la longueur de la grille des transistors, aussi appelée rugosité de bord de ligne (LWR, pour “Line Width Roughness”), constitue l'une des principales sources de variabilité. Afin d'assurer le bon fonctionnement des transistors, le LWR doit être inférieur à 2 nm pour les futurs noeuds technologiques. Dans ce contexte, la caractérisation précise de la rugosité à l'échelle nanométrique est essentielle mais se heurte aux limitations des équipements de métrologie. En effet, à ces dimensions, le bruit de mesure des équipements ne peut être ignoré. Afin de pallier à ce problème, un protocole permettant de s'affranchir du niveau de bruit des équipements de métrologie a été développé dans la première partie de cette thèse. Il s'appuie sur l'utilisation de la densité spectrale de puissance de la rugosité, basée sur une fonction d'autocorrélation de type "fractal auto-affine". Un bruit "blanc" a été inclus dans le modèle théorique, permettant l'ajustement des données expérimentales. La seconde problématique concerne la rugosité élevée des motifs des résines 193 nm qui est transférée dans la grille lors des étapes successives de gravure. Pour résoudre cette difficulté, des traitements plasma sur résines ont été envisagés dans la seconde partie de cette étude. Des analyses physico-chimiques des résines exposées aux traitements plasma nous ont permis de montrer que les UV émis par les plasmas lissent considérablement les flancs des résines. En contrepartie, la formation d'une couche "dure" autour des motifs avec certains plasmas (HBr et Ar) contribue à leur dégradation. De nouvelles stratégies ont également été examinées. Les traitements plasma ont été combinés à des recuits thermiques dans le but d'additionner leurs avantages. Finalement, un plasma de H2 semble être prometteur puisqu'il ne génère pas de couche superficielle sur les motifs de résine, et l'action des UV réduit considérablement la rugosité. En combinant ce traitement avec un recuit thermique, il est possible d'atteindre des rugosités de 2.4 nm dans la grille finale. / With the constant decrease of dimensions in microelectronic devices, new problemes are raised. One of them is the variation of the transistor gate length, also called "Line Width Roughness" (LWR), which constitutes one of the most important sources of device variability. Regarding the future technological nodes, the LWR becomes a serious issue and should be reduced down to 2 nm. In this context, the acurate characterization of the LWR at the nanometric scale is essential but faces metrology tool limitations. At this scale, the equipment noise level can not be ignored.In order to compensate for this problem, a protocol allowing to get rid of the metrology equipment noise has been developped. It relies on the use of the discrete power spectral density, based on a "self affine fracal" autocorrelation function type. A "white" noise has been incorporated to the theoretical model, allowing the fitting of experimental data.The second issue concerns the significant LWR of the photoresist patterns printed by 193nm lithography, known to be partially transferred into the gate stack during the subsequent plasma etching steps. In order to solve this difficulty, plasma treatments have been applied to photoresists. Physico-chemical analysis of resists exposed to different plasma allowed us to observe that the UV emitted by the plama significantly smooth the resist sidewalls. On the other hand, the formation of a "stiff" layer around the patterns with some of the used plasma (namely HBr and Ar) leads to a degradation of the sidewall. New strategies have also been examined. Plasma treatments were especially combined to annealing treatments in order to couple their advantages. Finally, the H2 plasma appears as the most promissing for that it does not generate any surface "stiff" layer on the resist patterns and the UV significantly smooth the roughness. Combining this treatment with an annealing, it is possible to reach roughnesses as low as 2.4 nm in the final gate.