Der Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2015) findet nun schon zum 18. mal statt. Ausrichter sind in diesem Jahr die Professur Schaltkreis- und Systementwurf der Technischen Universität Chemnitz und das Steinbeis-Forschungszentrum Systementwurf und Test. Der Workshop hat es sich zum Ziel gesetzt, neueste Trends, Ergebnisse und aktuelle Probleme auf dem Gebiet der Methoden zur Modellierung und Verifikation sowie der Beschreibungssprachen digitaler, analoger und Mixed-Signal-Schaltungen zu diskutieren. Er soll somit ein Forum zum Ideenaustausch sein. Weiterhin bietet der Workshop eine Plattform für den Austausch zwischen Forschung und Industrie sowie zur Pflege bestehender und zur Knüpfung neuer Kontakte. Jungen Wissenschaftlern erlaubt er, ihre Ideen und Ansätze einem breiten Publikum aus Wissenschaft und Wirtschaft zu präsentieren und im Rahmen der Veranstaltung auch fundiert zu diskutieren. Sein langjähriges Bestehen hat ihn zu einer festen Größe in vielen Veranstaltungskalendern gemacht. Traditionell sind auch die Treffen der ITGFachgruppen an den Workshop angegliedert. In diesem Jahr nutzen zwei im Rahmen der InnoProfile-Transfer-Initiative durch das Bundesministerium für Bildung und Forschung geförderte Projekte den Workshop, um in zwei eigenen Tracks ihre Forschungsergebnisse einem breiten Publikum zu präsentieren. Vertreter der Projekte Generische Plattform für Systemzuverlässigkeit und Verifikation (GPZV) und GINKO - Generische Infrastruktur zur nahtlosen energetischen Kopplung von Elektrofahrzeugen stellen Teile ihrer gegenwärtigen Arbeiten vor. Dies bereichert denWorkshop durch zusätzliche Themenschwerpunkte und bietet eine wertvolle Ergänzung zu den Beiträgen der Autoren. [... aus dem Vorwort]

Today's wireless transceivers require reference signals to translate received and transmitted signals to their desired frequencies. Therefore, they need frequency synthesizers which are typically based on phase-locked-loops (PLLs). Communication standards like GSM or Bluetooth necessiate that the PLLs put out oscillations with high spectral purity and accuracy. Additionally, the oscillation frequency must be adjustable very accurately at low transient time to account for occasional carrier frequency changes. So called Sigma-Delta-fractional-N frequency synthesizers are often employed to fulfil these requirements. However, the number and the locations of the poles of the control loop and hence the loop filter must be chosen properly. Unity gain frequency and phase margin have to be considered as well as the stringent frequency accuracy and the detailed origin of the spurious emissions. The design methodology proposed in this work is based on numerical optimization techniques, a high number of control loop poles and the use of Gm-C-biquads as loop filter building blocks.

Ein stetig wachsender Anteil des Aufwands zum Entwurf digitaler Schaltungen entfällt auf die funktionale Verifikation. Der Verifikationsraum als Menge aller möglichen Kombinationen von Attributen einer Komponente, d. h. der Parameter und Eingangsdaten, ist oftmals sehr groß, wodurch die Verifikation aller Kombinationen unpraktikabel wird. Deshalb verwenden moderne Methoden der funktionalen Verifikation die zufallsgesteuerte Erzeugung von Stimuli in Verbindung mit manuell definierten Spezialfällen, sog. Corner Cases, um eine möglichst hohe funktionale Abdeckung in der angestrebten Verteilung zu erzielen. Als großer Nachteil diese Ansätze führen steigende Abdeckungsanforderungen zu exponentiell ansteigenden Laufzeiten. Um diesen Nachteil auszugleichen, wurden Generatoren propagiert, die nur solche Kombinationen erzeugen, die nicht bereits abgedeckt worden sind. Leider können die dabei verwendeten Verfahren das Problem nicht zufriedenstellend lösen, da auch sie im Allgemeinen zufällige Kombinationen erzeugen, um in einem zweiten Schritt zu prüfen, ob diese bereits abgedeckt sind. Im vorliegenden Beitrag werden Entscheidungsdiagramme zur Repräsentation aller zulässigen Kombinationen innerhalb des Verifikationsraums verwendet. Mit Hilfe dieses analytischen Modells kann jede beliebige Anzahl von Kombinationen in linearer Zeit erzeugt werden. Wird die vorgestellte Methode auf die Zufallserzeugung zur funktionalen Verifikation angewendet, kann diese um Größenordnungen beschleunigt werden.

Zur Beschreibung elektronischer Systeme hat SystemC inzwischen eine festen Platz in der Entwurfslandschaft gefunden. Ein wesentlicher Vorteil eines SystemC-Modells ist die bereits vorhandene Möglichkeit einer Simulation. Neben der rein funktionalen Simulation zur Entwurfsvalidierung ergeben sich für eine Simulation mit injizierten Fehlern zusätzliche Herausforderungen. In dieser Arbeit werden diverse Techniken zur Fehlerinjektion in SystemC vorgestellt. Einige vergleichende Experimente helfen diese Techniken zu bewerten. Anschließend werden einige Modelle präsentiert, die es gestatten, SystemC auch auf niederen Ebenen des Hardwareentwurfs einzusetzen. Mit den vorgeschlagenen Methoden eröffnet sich hiermit die Möglichkeit einer genauen Untersuchung zur Auswirkung von Hardwarefehlern in digitalen Schaltungen mit Hilfe von SystemC.

Der Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2015) findet nun schon zum 18. mal statt. Ausrichter sind in diesem Jahr die Professur Schaltkreis- und Systementwurf der Technischen Universität Chemnitz und das Steinbeis-Forschungszentrum Systementwurf und Test. Der Workshop hat es sich zum Ziel gesetzt, neueste Trends, Ergebnisse und aktuelle Probleme auf dem Gebiet der Methoden zur Modellierung und Verifikation sowie der Beschreibungssprachen digitaler, analoger und Mixed-Signal-Schaltungen zu diskutieren. Er soll somit ein Forum zum Ideenaustausch sein. Weiterhin bietet der Workshop eine Plattform für den Austausch zwischen Forschung und Industrie sowie zur Pflege bestehender und zur Knüpfung neuer Kontakte. Jungen Wissenschaftlern erlaubt er, ihre Ideen und Ansätze einem breiten Publikum aus Wissenschaft und Wirtschaft zu präsentieren und im Rahmen der Veranstaltung auch fundiert zu diskutieren. Sein langjähriges Bestehen hat ihn zu einer festen Größe in vielen Veranstaltungskalendern gemacht. Traditionell sind auch die Treffen der ITGFachgruppen an den Workshop angegliedert. In diesem Jahr nutzen zwei im Rahmen der InnoProfile-Transfer-Initiative durch das Bundesministerium für Bildung und Forschung geförderte Projekte den Workshop, um in zwei eigenen Tracks ihre Forschungsergebnisse einem breiten Publikum zu präsentieren. Vertreter der Projekte Generische Plattform für Systemzuverlässigkeit und Verifikation (GPZV) und GINKO - Generische Infrastruktur zur nahtlosen energetischen Kopplung von Elektrofahrzeugen stellen Teile ihrer gegenwärtigen Arbeiten vor. Dies bereichert denWorkshop durch zusätzliche Themenschwerpunkte und bietet eine wertvolle Ergänzung zu den Beiträgen der Autoren. [... aus dem Vorwort]

The design of an analog frontend including a receiver amplifier (RX) and laser diode driver (LDD) for optical communication system is described. The RX consists of a transimpedance amplifier, a limiting amplifier, and an output buffer (BUF). An offset compensation and common-mode control circuit is designed using switched-capacitor technique to save chip area, provides continuous reduction of the offset in the RX. Active-peaking methods are used to enhance the bandwidth and gain. The very low gate-oxide breakdown voltage of transistors in deep sub-micron technologies is overcome in the LDD by implementing a topology which has the amplifier placed in a floating well. It comprises a level shifter, a pre-amplifier, and the driver stage. The single-chip frontend, fabricated in a 28 nm bulk-digital complementary metal–oxide–semiconductor (CMOS) process has a total active area of 0.003 mm² , is among the smallest optical frontends. Without the BUF, which consumes 8 mW from a separate supply, the RX power consumption is 21 mW, while the LDD consumes 32 mW. Small-signal gain and bandwidth are measured. A photo diode and laser diode are bonded to the chip on a test-printed circuit board. Electro-optical measurements show an error-free detection with a bit error rate of 10⁻¹² at 20 Gbit/s of the RX at and a 25 Gbit/s transmission of the LDD.

Globally Asynchronous Locally Synchronous (GALS) Design ist eine Lösung zur Skalierbarkeit und Modularität für die SoC-Integration. Heutzutage ist GALS-Design weit in der Industrie angewendet. Die meisten GALS-Systeme basieren auf Dual-Clock-FIFOs für die Kommunikation Zwischen Taktdomänen. Um Leistungsverluste aufgrund der Synchronisationslatenzzeit zu vermindern, müssen die On-Chip-FIFOs ausreichend groß sein. Dies führt jedoch oft zu erheblichen Kosten-Hardware. Effiziente GALS- Lösungen sind daher vonnöten. Diese Arbeit berichtet unsere neuesten Fortschritte in GALS Design, das auf der Pausierenden Taktung basiert. Kritische Designthemen in Bezug auf Synchronisation-szuverlässigkeit bzw. Kommunikationsfähigkeit sind systematisch und analytisch un-tersucht. Ein lose gekoppeltes GALS Data-Link-Design wird vorgeschlagen. Es unter-stützt metastabilitätsfreie Synchronisation für Sub-Takt-Baum Verzögerungen. Außer-dem unterstützt es kontinuierliche Datenübertragung für High-Throughput-Kommuni-kation. Die Rosten hinsichtlich Energie verbrauch und Chipfläche sind marginal. GALS Design ist eingesetzt, um digitales On-Chip Umschaltrauschen zu verringern. Plesiochron Taktung mit balanciertem Leistungsverbrauch zwischen GALS Blöcken wird insbesondere untersucht. Für M Taktbereiche wird eine Reduzierung um 20lgM dB für die spektralen Spitzen des Versorgungsstroms bei der Takt-Grundfrequenz theoretisch hergcleitet. Im Vergleich zu den bestehenden synchronen Lösungen, geben diese Methode eine Alternative, um das digitale schaltrauschen effektiv zu senken. Schließlich wurde die entwickelte GALS Design Methodik schon bei reale Chip-Implementierungen angewendet. Zwei komplizierte industriell relevante Test-Chips, Lighthouse und Moonrake, wurden entworfen und mit State-Of-The-Art-Technologien hergestellt. Die experimentellen Ergebnisse bzw. / Globally asynchronous locally synchronous (GALS) design presents a solution of scalability and modularity to SoC integration. Today, it has been widely applied in the industry. Most of the GALS systems are based on dual-clock FIFOs for clock domain crossing. To avoid performance loss due to synchronization latency, the on-chip FIFOs need to be sufficiently large. This, however, often leads to considerable hardware costs. Efficient design solutions of GALS are therefore in great demand. This thesis reports our latest progress in GALS design bases on pausible clocking. Critical design issues on synchronization reliability and communication performance are studied systematically and analytically. A loosely-coupled GALS data-link design is proposed. It supports metastability-free synchronization for sub-cycle clock-tree delay, and accommodates continuous data transfer for high-throughput communication. Only marginal costs of power and silicon area are required. GALS design has been employed to cope with the on-chip digital switching noise in our work. Plesiochronous clocking with power-consumption balance between GALS blocks is in particular explored. Given M clock domains, a reduction of 20lgM dB on the spectral peaks of supply current at the fundamental clock frequency is theoretically derived. In comparison with the existing synchronous design solutions, it thus presents an alternative to effective attenuation of digital switching noise. The developed GALS design methodology has been applied to chip implementation. Two complicated industry-relevant test chips, named Lighthouse and Moonrake, were designed and fabricated using state-of-the-art technologies. The experimental results as well as the on-chip measurements are reported here in detail. We expect that, our work will contribute to the practical applications of GALS design based on pausible clocking in the industry.

Topic of the thesis is the production of unipolar digital circuits by means of mass-printing technologies. For this purpose accumulation-mode and depletion-mode field-effect transistors have been used. To realize depletion-mode field-effect transistors charges are injected and stored in the gate-dielectric. Consequently, the charge transport on the semiconductor-dielectric interface is influenced and the threshold voltage can be controlled. To inject charges into the dielectric different technologies have been used and will be discussed in terms of their process parameters. Finally, fully-printed digital circuits with enhanced performance are introduced. / Gegenstand der vorliegenden Arbeit ist die drucktechnische Herstellung von unipolaren digitalen Schaltungen durch eine Kombination von organischen Feldeekttransistoren vom Anreicherungs- und Verarmungstyp. Zur Realisierung von Transistoren vom Verarmungstyp werden Überschussladung in den Gate- Isolator eingebracht und gespeichert, wodurch der Ladungstransport im Transistorkanal insbesondere die Schwellspannung beeinflusst wird. Es werden verschiedene Aufladungstechnologien und deren Prozessparameter diskutiert. Abschließend werden vollständig mit Massendruckverfahren prozessierte, digitale Schaltungen mit verbesserter Signalübertragungscharakteristik vorgestellt.

Die Dissertation stellt eine neue Herangehensweise an die Lösung der Aufgabe der funktionalen Diagnostik digitaler Systeme vor. In dieser Arbeit wird eine neue Methode für die Fehlererkennung vorgeschlagen, basierend auf der Logischen Ergänzung und der Verwendung von Berger-Codes und dem 1-aus-3 Code. Die neue Fehlererkennungsmethode der Logischen Ergänzung gestattet einen hohen Optimierungsgrad der benötigten Realisationsfläche der konstruierten Fehlererkennungsschaltungen. Außerdem ist eins der wichtigen in dieser Dissertation gelösten Probleme die Synthese vollständig selbstprüfender Schaltungen. / In this dissertation concurrent checking by use of a complementary circuit for an 1-out-of-n Codes and Berger-Code is investigated. For an arbitrarily given combinational circuit necessary and sufficient conditions for the existence of a totally self-checking checker are derived for the first time.

The increasing clock speed and the further reduction of the feature size in integrated circuits lead to increasing demands on the interconnecting material. Thus an increasing need for a metallization with low electrical resistance and high electromigration endurance exist. Copper can be count as a material with these properties. Since 1998 Copper interconnections are commercially manufactured for integrated circuits. Electromigration is the most lifetime limiting factor in modern integrated circuits. The main the electromigration behavior influencing parameter and especially the influence of the microstructure is unknown. In this work the influence of the grain boundaries and their properties on the electromigration is examined at sputtered (PVD) and electroplated (ECD) Copper interconnects. For this investigation microstructure mappings produced by electron backscatter diffraction (EBSD) are correlated to in-situ electromigration experiments inside the SEM to research the electromigration behavior and the diffusion paths. Microstructure analysis shows big a difference between the two investigated types of interconnects. In both a strong <111> fibre texture is observed, but the PVD Copper shows a stronger texture than the electroplated one. The texture index of the PVD interconnects is 15,9 whereas the ECD lines show an index of 3,9. The frequency densities of the grain boundary misorientation, which is important for the electromigration behavior, are very different for both films. The ECD lines show a fraction of 55% Sigma 3 twin boundaries and 40% high angle grain boundaries. In contrast the PVD interconnects show a fraction of 5% Sigma 3 twin boundaries, 75% high angle grain boundaries and 20% small angle grain boundaries. This shows that a reduction of the high angle grain boundaries is not related to a strong <111> fibre texture. With in-situ experiments correlated to microstructure analysis it is shown, that voiding at high angle grain boundaries occur in the down wind of blocking grains or sites where only Sigma 3 twin boundaries are present. Hillocks were formed at high angle grain boundaries in the upwind of blocking grains or sites where only small angle grain boundaries or Sigma 3 twin boundaries are found. By a statistical evaluation of the in-situ experiments it is shown that more than 50% of the observed electromigration damages could be ascribed clearly to a grain boundary related local mass flux divergence. At strings of high angle grain boundaries voiding at the cathode side and hillock growth at the anode side is shown. The distance between these voids and hillocks is always higher than the Blech length. As the current density increases the distance between these voids and hillocks decreases according to Blech´s law, whereby it´s valid for local divergence is shown. FIB cuts show, that hillocks on PVD lines grow non-epitaxial in contrast to hillocks on ECD lines, which show epitaxial growth. These differences of hillock´s growth may suggest different underlying growth mechanisms. Reliability testing performed on PVD Copper interconnects lead to an activation energy for electromigration of 0,77eV ± 0,07eV. The confidence interval includes reported values for surface and also grain boundary diffusion. This indicates that the electromigration in these experiments is mainly influenced by surface and grain boundary diffusion. In this work the nucleation of voids and hillocks related to the previous analysed microstructure is observed inside the SEM and correlated to high angle grain boundaries and their misorientation angle. The result of this work show that electromigration damage in Copper interconnects is mostly caused by inhomogeneities of the microstructure. In this process the high angle grain boundaries are the main diffusion path. / Mit steigender Taktrate u. weiter fortschreitender Integrationsdichte in mikroelektr. Schaltungen nehmen d. Anforderungen an d. Metallisierungsmaterial weiter zu. Es besteht d. zunehmende Forderung nach Metallisierungen mit geringem elektrischen Widerstand u. hoher Elektromigra- tionsfestigkeit. Kupfer kann als Material angesehen werden, welches d. Anforderungen erfüllt. Seit 1998 wird Kupfer als Metallisierungsmaterial in höchstintegr. Schaltun- gen eingesetzt. Die Elektromigration (EM) ist der d. Zuver- lässigkeit am meisten begrenzende Faktor in mod. mikro- elektron. Schaltungen. Die Haupteinflußgrößen auf d. Elektromigrationsverhalten u. insbes. d. Einfluß d. Gefüges ist unklar. In d. Arbeit wird an nichtpassivier- ten physikalisch (PVD) u. galvanisch (ECD) abgeschied. Kupferleitbahnen d. Einfluß d. Korngrenzen u. deren Eigenschaften auf d. Elektromigrationsverhalten untersucht. Dazu werden Gefügeanalysen mittels Kikuchi-Rückstreutechnik u. in-situ Elektromigrationsexperimente im Rasterelektron- enmikroskop gekoppelt, um d. Elektromigrationsverhalten u. d. Migrationspfade zu erforschen. Gefügeuntersuchungen zeigen, daß d. untersuchten Leitbahnen sich in ihren Gefügeeigenschaften deutl. unterscheiden. Beide Schichten zeigen e. <111> Fasertextur, wobei d. PVD-Leitbahnen e. deutl. schärfere Textur mit e. Texturfaktor von 15,9 gegenüber den ECD-Leitbahnen d. e. Texturfaktor von 3,9 aufweisen. Die Häufigkeitsverteilungen d. Korngrenz- Misorientierung, sind für d. beiden Schichten unterschiedl. Die ECD-Leitbahnen zeigen e. Anteil von 55% Sigma 3-Korngrenzen und 40% Großwinkelkorngrenzen. Die PVD- Leitbahnen hingegen weisen nur e. Anteil von 5% Sigma 3-Korngrenzen, 75% Großwinkelkorngrenzen u. 20% Kleinwin- kelkorngrenzen auf. Dadurch wird gezeigt, daß e. scharfe <111> Textur keine Reduzierung d. Großwinkelkorngrenzen zur Folge haben muß. Anhand von in-situ Experimenten gekoppelt mit Gefügeanalysen wird gezeigt, daß Porenbildung an Groß- winkelkorngrenzen hinter blockierenden Körnern oder hinter Bereichen auftritt, in d. nur Sigma 3-Korngrenzen o. Kleinwinkelkorngrenzen vorliegen. Hügelbildung tritt an Großwinkelkorngrenzen vor blockierenden Körnern o. Berei- chen auf, in denen nur Kleinwinkelkorngrenzen o. Sigma 3-Korngrenzen vorliegen. Mit e. statist. Auswertung d. in-situ Experimente wird gezeigt, daß mehr als d. Hälfte aller Elektromigrationsschädigungen bei beiden Herstellungsmethoden eindeutig auf e. korngrenzbedingte lokale Divergenz im Massenfluß zurückzuführen sind. An Ketten von Großwinkelkorngrenzen wird verdeutl., daß kathodenseitig Porenbildung und anodenseitig Hügelbildung auftritt. Der Abstand zw. Pore u. Hügel liegt hier immer oberh. d. Blechlänge. Mit zunehmender Stromdichte nimmt d. Pore-Hügel-Abstand entspr. d. Blechtheorie ab, wodurch gezeigt wird, daß d. Blechtheorie auch bei lokalen Flußdivergenzen gilt. FIB-Querschnittsanalysen zeigen, daß Hügel auf PVD-Leitbahnen nicht epitaktisch mit d. darunterliegenden Schicht verwachsen sind im Gegensatz zu Hügeln auf ECD-Leitbahnen, die teilw. e. epitaktische Verwachsung mit d. Leitbahn zeigen. Lebensdauermessungen an PVD-Leitbahnen ergeben e. Aktivierungsenergie von 0,77eV ± 0,07eV. Es ist davon auszugehen, daß das Elektromigrationsverhalten d. hier untersuchten unpassi- vierten Leitbahnen haupts. von Korngrenz- u. von Oberfläch- endiffusion beeinflußt wird. In d. Arbeit wurde zum ersten Mal an Kupferleitbahnen d. Entstehung von eit- bahnschädigungen im Zusammenhang mit dem vorher aufgenomme- nen Gefüge im Rasterelektronenmikroskop direkt beobachtet u. mit d. Korngrenzen u. d. Korngrenzwinkeln in Zusammenhang gebracht. Die Ergebnisse d. Arbeit zeigen, daß Schädigungen durch Elektromigration in Kupferleitbahnen vorw. durch Gefügeinhomogenitäten entstehen. Bei d. Prozeß sind Großwinkelkorngrenzen d. bevorzugte Diffusionspfad.