La technologie Smart Cut™ est un procédé générique de transfert de couches minces utilisé pour la fabrication des substrats silicium sur isolant (SOI) à l’échelle industrielle. L’implantation d’ions légers dans un substrat de silicium oxydé mène à la formation d’une zone fragilisée enterrée au sein du cristal. Ce substrat implanté est ensuite solidarisé à un support mécanique grâce à la technique de collage par adhésion moléculaire. Sous l’effet de la température, les espèces implantées évoluent sous la forme de microfissures qui se développent de manière parallèle à la surface. Après recuit, une fracture se déclenche au niveau de la zone implantée et permet le report de la fine couche monocristalline. L’objet de cette thèse est d’étudier l’aspect dynamique de cette étape de fracture.Pour ce faire, la vitesse de rupture et la déformation des plaques à l’arrière du front de fracture ont tout d’abord été mesurées à l’aide d’un montage optique original qui a ensuite été étendu aux études sur plaque entière 300mm. Ces données ont ensuite été modélisées. Dans un deuxième temps, l’interaction entre le front de fracture et des ondes acoustiques émises dynamiquement au cours de sa propagation a été étudiée. Celle-ci conduit à l’apparition récurrente d’un motif périodique sur le faciès de rupture qui consiste en une très faible variation de rugosité sur de très grandes périodes (mm). Des mesures expérimentales permettent tout d’abord de mettre en évidence cette émission acoustique et d’étudier ses caractéristiques. La modélisation physique du phénomène puis sa simulation numérique permettent ensuite de retrouver la forme typique de ce motif. Enfin, des solutions technologiques sont proposées pour empêcher son apparition sur le faciès de rupture des plaques SOI. / The Smart Cut™ technology is a generic way of transferring very thin layers of crystalline material onto a mechanical substrate. It is currently the industrial standard for Silicon On Insulator (SOI) manufacturing. The implantation of relatively high doses of gas ions in a thermally oxidized silicon substrate leads to the formation of a buried weakened layer in the crystal. The implanted wafer is then bonded onto a host substrate using direct wafer bonding. Under annealing, the implanted species evolve into microcracks lying parallel to the surface, and a controlled fracture process finally occurs along the implanted layer. The aim of this thesis is to study the dynamics of this fracture step.First of all, the fracture velocity and the deformation profile behind the crack tip have been measured using an original optical setup, which has been extended to full wafer studies. A model has been established to explain these data. Then, the interaction of the fracture front with self-generated acoustic waves has been studied. This interaction leads to the appearance of a macroscopic periodic pattern on post-split SOI wafers which is made of small variations of the SOI roughness on very large periods (mm). Experimental studies are first carried out to look at the fracture acoustic emission for different experimental conditions. Numerical simulations based on acoustic phase calculations are then performed to recover the typical pattern shape, with results consistent with experimental data. Finally, technologic solutions are proposed to prevent the pattern formation on the post-split SOI wafers.

Ce travail de thèse est consacré à l’étude expérimentale des mécanismes de démouillage de films solides d’épaisseur nanométrique conduisant à la transformation d’un film mince en une assemblée d’îlots tridimensionnels. L’utilisation de la microscopie à électrons lents (LEEM) nous a permis d’étudier la morphologie et la cinétique in situ et en temps réel du démouillage de films de Si/SiO2 (SOI) et de Ge/SiO2 (GOI) obtenus par collage moléculaire (procédé Smart Cut™). Ces mesures expérimentales ont été complétées par des analyses par diffusion centrale des rayons X en incidence rasante (GISAXS) et des observations ex situ par microscopie à force atomique (AFM). Les mécanismes de démouillage de SOI et GOI sont thermodynamiquement pilotés par la capillarité et cinétiquement contrôlés par la diffusion de surface. L’étude complémentaire du démouillage à partir de fronts cristallographiquement orientés obtenus par lithographie nous a permis d’analyser le rôle central du facettage, de l’anisotropie cristalline et des processus de formation du bourrelet de démouillage. En particulier, le rôle de la nucléation 2D sur la cinétique d’épaississement (couche par couche) du bourrelet a pu être mis en évidence. Les résultats expérimentaux ont pu être confrontés à des modèles analytiques et des simulations de type Monte Carlo cinétique. Nous en avons déduit les valeurs des paramètres physiques pertinents et avons attribué les différences de morphologies entre SOI et GOI à la présence de facettes spécifiques. / This work is devoted to the experimental study of the dewetting mechanisms of ultrathin solid films by which a metastable film transforms into an assembly of tridimensional crystallites. Using low energy Electron Microscopy (LEEM) we analyse, in situ and in real time, the morphology and the kinetics of the dewetting of Si/SiO2 (SOI) and Ge/SiO2 (GOI) systems obtained by molecular bonding (Smart Cut™ process). Further information has been obtained by Grazing Incidence Small Angle X–ray Scattering (GISAXS) and Atomic Force Microscopy (AFM) measurements. We show that the dewetting is driven by surface free energy minimization and mediated by surface diffusion. A complementary study of artificial well-oriented dewetting fronts obtained by lithography enables us to analyze the important role played by facets, the crystal anisotropy and the rim thickening mechanism. We show that the rim thickening proceeds in a layer-by-layer mode and is limited by 2D nucleation. Thanks to analytical models and Kinetics Monte Carlo simulations, numerical values of the pertinent physical parameters involved in the dewetting process are obtained and the morphological differences between SOI and GOI are attributed to the presence of specific facets.

Cette thèse s’intéresse à une technique de caractérisation particulièrement bien adaptée à l’étude de couches diélectriques ultra-minces sur semiconducteurs. La génération de seconde harmonique (SHG) est une méthode très prometteuse, basée sur l’optique non-linéaire. Un laser est focalisé sur l'échantillon à caractériser et le signal à deux fois la fréquence fondamentale est mesuré. Pour les matériaux centrosymétriques comme c-Si, SiO2 et Al2O3, le signal SHG est dû aux défauts et au champ électrique Edc d’interface (induit par les charges préexistantes Qox et/ou piégées au niveau des pièges d’interface Dit). La SHG donne ainsi accès à la qualité des interfaces entre diélectriques/semiconducteurs. Néanmoins, le signal SHG dépend aussi des phénomènes de propagation optique dans les structures multicouches. Pour cette raison, nous avons développé un programme de simulation qui prend en compte les phénomènes optiques et les champs électriques statiques aux interfaces. Nous avons utilisé la SHG pour analyser la qualité de passivation de structures Al2O3/Si préparées avec des procédés différents et nous avons montré une corrélation entre SHG et mesure de durée de vie des porteurs de charges. Les valeurs de Qox et Dit ont été extraites par des mesures de capacité-tension et elles ont permis de calculer le champ Edc. La simulation optique, avec les valeurs extraites de Edc a permis de reproduire les données expérimentales de SHG dans ces structures. La SHG a été utilisée également pour la caractérisation des substrats Silicium-sur-Isolant (SOI). Pour les structures SOI épaisses, la simulation et les résultats expérimentaux ont montré que la réponse SHG est dominée par les interférences optiques (faible impact de Edc). Pour les structures SOI ultraminces, les interfaces sont couplées électriquement et des valeurs de Edc sont nécessaires pour reproduire les données expérimentales par simulation. Cela implique que pour les SOI ultraminces, la SHG pourrait donner accès aux champs électriques au niveau des interfaces d’une manière non-destructive. / This PhD work was developed in the context of research for novel characterization methods for ultra-thin dielectric films on semiconductors and their interfacial quality. Second harmonic generation (SHG) is a very promising non-invasive technique based on nonlinear optics. A laser emitting at the fundamental frequency is incident upon the sample which responds through its 2nd order polarization, generating a signal at twice the fundamental frequency. For centrosymmetric materials such as c-Si, amorphous SiO2 or Al2O3, the SHG signal is mainly due to the defects and to the static electric field Edc present at the interface (due to pre-existing charges Qox and/or photo-injected charge trapping/detrapping at interface traps Dit). Thus, SHG measurement gives access to the quality of dielectric/semiconductor interfaces. Nevertheless, the SHG signal is also dependent on multilayer optical propagation phenomena. For this reason, we have developed a simulation program which accounts for the optical phenomena and the static electric fields at the interfaces. We have used SHG to monitor the passivation quality of Al2O3/Si structures prepared with different processes and showed a correlation between SHG and minority carrier lifetime measurements. Qox and Dit were extracted from capacitance-voltage measurements and helped calculating the Edc values. The optical simulation, fed with known Edc values reproduced the experimental SHG data in these structures. The SHG was also used for Silicon-on-Insulator (SOI) substrates characterization. In thick SOI structures, both simulations and experimental results show that the SHG response is mainly given by optical interferences (Edc has no impact). In ultrathin SOI, the interfaces are electrically coupled and Edc is needed as input in the simulation in order to reproduce the experimental SHG data. This implies that in ultrathin SOI, SHG can access the interface electric fields in a non-destructive way.

Cette thèse porte sur l'étude de nanofils silicium réalisés par approche top-down. Elle s'inscrit dans le contexte de la miniaturisation des composants et la compréhension du transport dans les systèmes 1D.<br /><br />Deux voies de fabrication sont envisagées : la lithographie par AFM (Microscope à Force Atomique) et la lithographie électronique. Cette dernière étant plus reproductible, les dispositifs finaux sont fabriqués par cette technique, à partir d'un substrat SOI et plusieurs étapes de gravure et métallisation.<br /><br />L'étude des nanofils par mesures I(V) nous permet de mettre en évidence une zone déplétée à l'interface Si/SiO2 natif. Grâce à l'utilisation de nanofils de largeurs et de longueurs différentes, nous sommes capables de déterminer la largeur de la zone déplétée, la densité d'états d'interface ainsi que le niveau de dopage des nanofils. L'évolution de la résistance des nanofils avec la température est également étudiée et montre une dépendance associée à la diffusion des phonons de surface.<br /><br />Trois applications sont ensuite décrites : un décodeur, un commutateur de courant et un capteur biologique. En effet, la gravure locale des nanofils conduit à une modulation de la bande de conduction, rendant possible la réalisation d'un décodeur. D'autre part, la fabrication de croix à base de nanofils et de grilles latérales à proximité des croix qui contrôlent le passage du courant dans les différentes branches permet de former un commutateur de courant. Enfin, grâce au rapport important de la surface par rapport au volume des nanofils et leur bonne fonctionnalisation chimique, ceux-ci sont utilisés pour détecter électriquement des interactions biologiques (détection de l'ovalbumine).

Ces travaux portent sur l'étude et la réalisation d'un synthétiseur de fréquence pour objets communicants multistandards. A partir d'une horloge de référence de 50 MHz, le circuit fournit deux signaux de sortie en quadrature de phase dont la plage de fréquences de travail varie de manière continue entre 900 MHz et 5,8 GHz. Il est construit à partir d'une architecture originale de boucle à verrouillage de délai reprogrammable dite factorisée. Le flot de conception adopté suit une méthodologie de type descendante. Aussi la première étape est-elle la détermination de l'architecture en ayant recours à une étude comportementale. Cette dernière se réalise au moyen du langage VHDL-AMS et du logiciel ADVanceMS de Mentor Graphics. Puis, vient alors la phase de conception qui s'effectue à partir du logiciel Cadence et du simulateur SpectreRF. Celle-ci conduit à la réalisation de deux versions du système qui diffèrent dans la technique utilisée pour générer la quadrature de phase. L'une génère celle-ci de manière indirecte en divisant par deux la fréquence du signal synthétisé, l'autre crée le déphasage directement au niveau de sa ligne de retard. Ces circuits sont réalisés à l'aide des technologies 130nm CMOS SOI et BULK de STMicroelectronics. La dernière étape consiste donc en la caractérisation de ces circuits par des mesures temporelles et fréquentielles. Celles-ci permettent, d'une part de valider la fonctionnalité de l'architecture présentée dans ces travaux, d'autre part de confirmer l'apport de la technologie SOI pour les circuits radiofréquences en termes d'augmentation de la fréquence de fonctionnement de ces derniers et de diminution de leur consommation.

Dans le domaine aéronautique, les systèmes électriques remplacement progressivement les systèmes de contrôle mécaniques ou hydrauliques. Les bénéfices immédiats sont la réduction de la masse embarquée et des performances accrues à condition que l'électronique supporte l'absence de système de refroidissement. Si la haute température de fonctionnement n'empêche pas d'atteindre une fiabilité suffisante, il y aura réduction des coûts opérationnels. Des étapes clefs ont été franchies en introduisant des systèmes à commande électriques dans les aéronefs en lieu et place de systèmes conventionnels : freins électriques, inverseur de poussée, vérins électriques de commandes de vol... Toutes ces avancées se sont accélérées ces dernières années grâce entre autre à l'utilisation de nouveaux matériaux semiconducteurs, dit à grand gap (SiC, GaN...), opérant à haute température et palliant ainsi une faiblesse des dispositifs classiques en silicium (Si). Des composants de puissance haute température, diode Schottky ou transistor JFET SiC, sont ainsi disponibles commercialement et peuvent supporter des ambiantes de plus de 220°C. Des modules de puissances (onduleur) à base de transistor JFET SiC ont été réalisés et validés à haute température. Finalement la partie " commande " de ces modules de puissance reste à concevoir pour les environnements sévères pour permettre leur introduction dans le module de puissance. C'est dans ce contexte de faiblesse concernant l'étage de commande rapprochée qu'a été construit le projet FNRAE COTECH, et où s'inscrivent les travaux de cette thèse, Dans un premier temps, un état de l'art sur les drivers et leurs technologies nous a permis de souligner le lien complexe entre électronique et température ainsi que le potentiel de la technologie CMOS sur Silicium sur Isolant (SOI) pour des applications hautes températures. La caractérisation en température de drivers SOI disponibles dans le commerce nous a fourni des données d'entrée sur le comportement de tels dispositifs. Ces caractérisations sont essentielles pour visualiser et interpréter l'effet de la température sur les caractéristiques du dispositif. Ces mesures mettent aussi en avant les limites pratiques des technologies employées. La partie principale de cette thèse concerne la conception et la caractérisation de blocs ou IPs pour le cœur d'un driver haute température de JFET SiC. Elle est articulée autour de deux runs SOI (TFSmart1). Les blocs développés incluent entre autres des étages de sortie et leurs buffers associés et des fonctions de protection. Les drivers ainsi constitués ont été testés sur un intervalle de température allant de -50°C à plus de 250°C sans défaillance constatée. Une fonction originale de protection des JFETs contre les courts-circuits a été démontrée. Cette fonction permet de surmonter la principale limitation de ces transistors normalement passant (Normaly-ON). Finalement, un module de bras d'onduleur a été conçu pour tester ces driver in-situ.

Tunnel à effet de champ (TFET) et un nouveau composant MOS à rétroaction que nous avons nommé le Z2-FET.Le Z2-FET est envisagé pour la logique faible consommation et pour les applications mémoire compatibles avecles technologies CMOS avancées. Nous avons étudié de manière systématique des TFETs avec différents oxydesde grille, matériaux et structures de canal, fabriqués sur silicium sur isolant totalement déserté (FDSOI). Lesmesures de bruit à basse fréquence (LFN) sur TFETs montrent la prédominance d'un signal aléatoiretélégraphique (RTS), qui révèle sans ambiguïté le mécanisme d'effet tunnel. Un modèle analytique combinantl'effet tunnel et le transport dans le canal a été développé, montrant un bon accord entre les résultatsexpérimentaux et les simulations.Nous avons conçu et démontré un nouveau dispositif (Z2-FET, pour pente sous le seuil verticale et zéroionisation par impact), qui présente une commutation extrêmement abrupte (moins de 1 mV par décade decourant), avec un rapport ION / IOFF >109, un large effet de hystérésis et un potentiel de miniaturisation jusqu'à 20nm. La simulation TCAD a été utilisée pour confirmer que la commutation électrique du Z2-FET fonctionne parl'intermédiaire de rétroaction entre les flux des électrons et trous et leurs barrières d'injection respectives. LeZ2-FET est idéalement adapté pour des applications mémoire à un transistor. La mémoire DRAM basée sur leZ2-FET montre des performances très bonnes, avec des tensions d'alimentation jusqu'à 1,1 V, des temps derétention jusqu'à 5,5 s et des vitesses d'accès atteignant 1 ns. Une mémoire SRAM utilisant un seul Z²-FET estégalement démontrée sans nécessité de rafraichissement de l'information stockée.Notre travail sur le courant GIDL intervenant dans les MOSFETs de type FDSOI a été combiné avec leTFET afin de proposer une nouvelle structure de TFETs optimisés, basée sur l'amplification bipolaire du couranttunnel. Les simulations de nouveau dispostif à injection tunnel amélioré par effet bipolaire (BET-FET) montrentdes résultats prometteurs, avec des ION supérierus à 4mA/��m et des pentes sous le seuil SS inférieures à 60mV/dec sur plus de sept décades de courant, surpassant tous les TFETs silicium rapportés à ce jour.La thèse se conclut par les directions de recherche futures dans le domaine des dispositifs à pente sous leseuil abrupte.

Cette thèse porte sur l'étude du transport électronique dans des structures de faibles dimensionnalités en silicium dopé. Elle s'inscrit notamment dans le contexte de la compréhension du transport mésoscopique et de la miniaturisation des dispositifs MOS.<br />Les nanostructures sont réalisées par oxydation localisée sous la pointe d'un microscope à force atomique (AFM), sur des substrats silicium sur isolant (SOI) ultra-minces. Cette technique a été choisie pour sa souplesse, sa résolution (10nm), l'absence d'effet de proximité. Elle permet d'obtenir des nanostructures de quelques centaines de nm2 de section.<br />Tandis qu'à température ambiante le comportement électronique est semblable à celui d'un dispositif MOS/SOI, à basse température des oscillations de courant se superposent à l'effet de champ, pour dominer le transport en dessous de 70K. Ainsi, le transport électronique est dominé par le blocage de Coulomb, qui se traduit par des oscillations de courant, une loi d'activation en température de la conductance et des structures de type « diamant de Coulomb » dans la carte de courant en fonction des tensions de grille et de drain. Nous associons le blocage de Coulomb dans ces structures aux puits de potentiel créés par la présence de dopants à l'intérieur du nanofil. Pour les faibles dopages les nanofils se comportent comme de chaînes unidimensionnelles d'îlots en série, alors que pour les forts dopages leur comportement se modélise par des chaînes bidimensionnelles.<br />La technique originale de nanofabrication utilisée permet la réalisation de nanostructures de test en vue d'explorer les mécanismes de conduction dans le silicium nanostructuré.

Tunnel à effet de champ (TFET) et un nouveau composant MOS à rétroaction que nous avons nommé le Z2-FET.Le Z2-FET est envisagé pour la logique faible consommation et pour les applications mémoire compatibles avecles technologies CMOS avancées. Nous avons étudié de manière systématique des TFETs avec différents oxydesde grille, matériaux et structures de canal, fabriqués sur silicium sur isolant totalement déserté (FDSOI). Lesmesures de bruit à basse fréquence (LFN) sur TFETs montrent la prédominance d'un signal aléatoiretélégraphique (RTS), qui révèle sans ambiguïté le mécanisme d’effet tunnel. Un modèle analytique combinantl’effet tunnel et le transport dans le canal a été développé, montrant un bon accord entre les résultatsexpérimentaux et les simulations.Nous avons conçu et démontré un nouveau dispositif (Z2-FET, pour pente sous le seuil verticale et zéroionisation par impact), qui présente une commutation extrêmement abrupte (moins de 1 mV par décade decourant), avec un rapport ION / IOFF >109, un large effet de hystérésis et un potentiel de miniaturisation jusqu'à 20nm. La simulation TCAD a été utilisée pour confirmer que la commutation électrique du Z2-FET fonctionne parl'intermédiaire de rétroaction entre les flux des électrons et trous et leurs barrières d'injection respectives. LeZ2-FET est idéalement adapté pour des applications mémoire à un transistor. La mémoire DRAM basée sur leZ2-FET montre des performances très bonnes, avec des tensions d'alimentation jusqu'à 1,1 V, des temps derétention jusqu'à 5,5 s et des vitesses d'accès atteignant 1 ns. Une mémoire SRAM utilisant un seul Z²-FET estégalement démontrée sans nécessité de rafraichissement de l’information stockée.Notre travail sur le courant GIDL intervenant dans les MOSFETs de type FDSOI a été combiné avec leTFET afin de proposer une nouvelle structure de TFETs optimisés, basée sur l'amplification bipolaire du couranttunnel. Les simulations de nouveau dispostif à injection tunnel amélioré par effet bipolaire (BET-FET) montrentdes résultats prometteurs, avec des ION supérierus à 4mA/��m et des pentes sous le seuil SS inférieures à 60mV/dec sur plus de sept décades de courant, surpassant tous les TFETs silicium rapportés à ce jour.La thèse se conclut par les directions de recherche futures dans le domaine des dispositifs à pente sous leseuil abrupte. / This thesis is dedicated to studying sharp switching devices, including the tunneling field-effect-transistor(TFET) and a new feedback device we have named the Z2-FET, for low power logic and memory applicationscompatible with modern silicon technology. We have extensively investigated TFETs with various gate oxides,channel materials and structures, fabricated on fully-depleted silicon-on-insulator (FD-SOI) substrates.Low-frequency noise (LFN) measurements were performed on TFETs, showing the dominance of randomtelegraphy signal (RTS) noise, which reveals the tunneling mechanism. An analytical TFET model combiningtunneling and channel transport has been developed, showing agreement with the experimental and simulationresults.We also conceived and demonstrated a new device named the Z2-FET (for zero subthreshold swing andzero impact ionization), which exhibits extremely sharp switching with subthreshold swing SS < 1 mV/dec,ION/IOFF current ratio reaching 109, gate-controlled hysteresis and scalability down to 20 nm. The Z2-FEToperates with feedback between carriers flow and their injection barriers. The Z2-FET is used for one-transistordynamic random access memory (DRAM) with supply voltage down to 1.1 V, retention time up to 5.5 s andaccess speed reaching 1 ns. The static RAM (SRAM) application is also demonstrated without the need ofrefreshing stored data.Following our work on gate-induced drain leakage (GIDL) current in short-channel FD-SOI MOSFETs andon TFET operating mechanisms, we propose a new class of optimized TFETs with enhanced ION, based on thebipolar amplification of the tunneling current. Simulations of the bipolar-enhanced tunneling FET (BET-FET),combining the TFET with a heterojunction bipolar transistor, show promising results, with ION > 4×10-3 A/��mand SS < 60 mV/dec over 7 decades of current, outperforming all silicon-compatible TFETs reported to date.The thesis concludes with future research directions in the sharp-switching device arena.

L’intégration photonique permet de réduire la taille et la consommation d’énergie des systèmes de communication par fibre optique par rapport aux systèmes assemblés à partir de composants unitaires. Cette technologie a récemment suscité un grand intérêt avec les progrès de l’intégration sur InP et le développement de la photonique sur silicium. Cette dernière challenge la plate-forme d’intégration sur InP car des composants à hautes performances et faibles coûts peuvent être fabriqués dans des fonderies originellement développées pour la microélectronique. Les lasers sont l'une des pièces maitresses des émetteurs-récepteurs pour les communications optiques. Leur intégration sur la plateforme silicium permet de développer des émetteurs-récepteurs comprenant les fonctions critiques d’émission de lumière, de modulation et de détection sur une même puce. L’intégration de matériaux III-V par collage moléculaire sur plaque silicium permet de produire de grands volumes : plusieurs dizaines voire centaines de composants sont réalisés par wafer. Dans cette thèse, j’ai étudié théoriquement et expérimentalement les propriétés des lasers accordables basés sur des résonateurs en anneau en silicium, des lasers à rétroaction distribuée modulés directement et des lasers à haut facteur de qualité qui présentent un faible bruit de phase et d’intensité. / Photonic integration reduces the size and energy consumption of fiber optic communication systems compared to systems assembled from discrete components. This technology has recently attracted a great interest with the progress of integration on InP and the development of silicon photonics. The latter challenges the integration platform on InP as high-performance and low-cost components can be manufactured in foundries originally developed for microelectronics. Lasers are one of the main parts of transceivers for optical communications. With their integration on the silicon platform, transceivers that include the critical functions of light emission, modulation and detection on the same chip can be made. In the heterogeneous integration platform, components are manufactured in high volumes: several tens or even hundreds of components are produced per wafer. In this thesis, I studied theoretically and experimentally the properties of tunable lasers based on silicon ring resonators, directly modulated distributed feedback lasers and low noise high-quality factor lasers