Dans cette thèse, un procédé innovant de transistor implémenté sur des réseaux denses de nanofils (NFs) verticaux est proposée comme une solution potentielle pour des composants très avancés.Dans une première partie, des masques de résine formant des réseaux des nanopiliers verticaux sont fabriqués par lithographie électronique sur une résine inorganique. Ces masques sont transférés dans le substrat de Si par gravure ionique réactive avec des conditions optimisées pour réaliser des réseaux ultradense de NFs verticaux avec un diamètre decananométrique et une excellente anisotropie. Enfin, le phénomène d’effondrement des nanostructures induit par les forces de capillarité a été précisément étudié.Dans une deuxième partie, les phénomènes d’oxydation et de siliciuration de nanostructures sont observés et analysés systématiquement. En utilisant l’autolimitation de l’oxydation thermique, des NFs avec un diamètre ultrafin sont réalisés tout en améliorant l’anisotropie des profils de NFs et en réduisant la rugosité de surface.Une troisième partie débute par la réalisation et caractérisation de nanocontacts implémentés sur des structures à 2 terminaux à base de réseaux de NFs verticaux où une parfaite reproductibilité des caractéristiques IV est démontrée quand un grand nombre de NFs sont considérés par rapport à un NF unique. De plus, l’impact de la surface sur la conduction dans le NF est discuté. Enfin, des transistors à base de réseaux denses de NFs verticaux avec une grille entourante sont réalisés et démontre qu’ils sont une structure efficace pour lutter contre les effets canaux courts. / In this work, a transistor device based on dense networks of vertical silicon nanowires (Si NWs) is proposed as a promising way for ultimate Field Effect Transistor (FET). The first part is dedicated to the realization of dense arrays of vertical NWs with very narrow diameters by a "top-down" approach. Firstly, dense and well-defined nanocolumns arrays have been patterned by e-beam lithography using a negative tone e-beam resist. The resist patterns were transferred by reactive ion etching using chlorine based plasma chemistry and optimized parameters. Lastly, the collapse phenomenon of nanostructures induced by capillary force is studied. The second part concerns a systematically study of oxidation and silicidation phenomenon in the case of Si nanostructures. Thermal oxidation process is identified as an effective method to realize ultra-small diameter Si NWs, improving anisotropic profile and reducing surface roughness after etching process. In the third part, first, the fabrication and characterization of two-terminal structures implemented on vertical Si NWs arrays defined by a "top-down" approach with an ultra-high density is presented. A perfect reproducibility in the I-V characteristics is demonstrated when a large number of Si NWs are considered compared to a single Si NW; the temperature dependence and the non linearity of I-V characteristics indicates that contacts dominate the overall resistance of the Si NWs and the impact of Si NWs surface on conduction of the Si NWs is discussed. Secondly, transistor implemented on dense network of vertical Si NWs with a 15 nm length gate-all-around (GAA) is produced; the characteristics show that this structure can reduce effectively the short channel effects.

Dans le cadre de la réduction des dimensions des technologies CMOS, le module de jonction apparaît comme un point bloquant pour l’amélioration des performances. En particulier, la hauteur de barrière entre le siliciure et le silicium limite le courant passant du transistor. Cette thèse adresse spécifiquement la problématique du contrôle de la hauteur de barrière suivant deux directions. D’une part, nous étudions l’intérêt d’une modification du métal formant le siliciure. D’autre part, nous évaluons le potentiel des techniques de ségrégation de dopants pour la modulation de la hauteur de barrière.Dans un premier temps, nous démontrons les difficultés liées à l’intégration des siliciures de type n (ErSi). Par ailleurs, nous mettons en évidence le fort potentiel du siliciure de platine (PtSi). En effet, ce matériau présente une stabilité thermique supérieure au siliciure de référence (NiSi) et montre une faible barrière à l’injection de trous. De plus, nous montrons que les techniques de ségrégation de dopants permettent d’obtenir de faibles hauteurs de barrières pour l’injection des électrons. Le PtSi apparaît donc comme un candidat à fort potentiel pour les futures technologies CMOS.Après avoir montré les inconvénients majeurs posés par l’intégration auto-alignée du PtSi grâce au procédé standard par eau régale, nous proposons une nouvelle méthode de retrait sélectif basée sur la transformation du métal non réagi en un germaniure facilement retiré par des chimies conventionnelles.En conclusion, nous intégrons le PtSi dans un procédé de fabrication industriel afin de démontrer des performances électriques à l’état de l’art des technologies CMOS les plus avancées. / In the context of the CMOS technology scaling, the junction module appears as being critical for the device performance improvement. Indeed, the Schottky barrier height between the silicide and the silicon is a main limitation for the on-state current increase. This thesis addresses the problem of barrier height control following two main paths. On the one hand, we study the impact of a modification of the metal forming the silicide. On another hand, we evaluate the potential of barrier height modulation using dopant segregation techniques.The difficulties related to the integration of n-type silicides (e.g. ErSi) are highlighted as well. Also, the strong potential of the PtSi is demonstrated. This silicide intrinsically shows a better thermal stability as compared to the reference silicide (NiSi), and has a low barrier height to holes. Moreover, we implement a method using dopant segregation techniques that allow us to reach low barrier heights to electrons. PtSi thus appears as a promising candidate for future CMOS technologies.However, we underline the strong issues related to the self-aligned integration of PtSi using the aqua regia standard process. We have developed during this thesis a new selective etching method based on the transformation of the unreacted metal into a germanide, easily etchable in conventional chemistries, that allows a safe integration.As a conclusion, we integrate PtSi in an industrial process flow, and we demonstrate that electrical performance are in-line with state-of-the-art CMOS technologies.

Alors que le développement industriel des technologies CMOS-SOI aborde le cap des longueurs de grille inférieures à 30nm, l’optimisation du module source/drain est identifié comme l’un des verrous technologiques fondamentaux afin d’atteindre le niveau de performance spécifié dans la feuille de route ITRS. Afin d’adresser cette difficulté, une solution consiste à remplacer le module de jonction source/drain conventionnel par un contact métallique de type Schottky dont la hauteur de barrière doit être modulée à la baisse afin de réduire la résistance spécifique de contact. La mise en œuvre des techniques de ségrégation de dopants à basse température a été identifiée comme une technique efficace de réduction de barrière Schottky. D’autre part, l’application de contraintes mécaniques est également connue pour induire une réduction de barrière Schottky par levée de dégénérescence aux minima de bandes. L’objet principal de cette thèse est donc d’étudier la possibilité de cumuler ces deux effets, en particulier dans le cas d’un substrat SOI en tension biaxiale. Les caractérisations morphologiques et électriques réalisées au cours de cette thèse montrent que l’utilisation du siliciure de platine est judicieuse de part sa faible hauteur de barrière Schottky aux trous (250meV). Nous avons également démontré que l’utilisation simultanée des deux méthodes d’abaissement de barrière précédemment citées permet de réduire ce paramètre de 145 meV. Ce travail de thèse a démontré que l’intégration du siliciure de platine combiné à l’utilisation de la ségrégation de dopant et de substrat contraint permettait d’obtenir des jonctions Schottky de type p et n à faible hauteur de barrière. / While the CMOS-SOI technologies development is reaching the sub 30-nm gate length era, the Source/Drain module optimization is identified as a one of the biggest challenge to be solved in order to satisfy the ITRS specification. For the sake of addressing this difficulty, one solution consists in replacing the conventional Source/Drain junction module by Schottky contacts. However, the Schottky Barrier Height has to be lowered in order to reduce the contact resistance to the minimum. The dopant segregation implementation has been identified as an efficient method to reduce the Schottky Barrier Height. The mechanical stress is also known to induce a Schottky Barrier height lowering due to degeneracy breaks at silicon sub bands minima. The main objective of this thesis is to assess the possibility of cumulating these two effects, in particular in the case of a biaxialy strained substrate. Morphological and electrical characteristics showed that the use of platinum silicide is relevant for the low Schottky Barrier Height to hole (250meV). In addition, we demonstrated that the combined implementation of the two aforementioned Schottky Barrier height lowering methods leads to a reduction equal to 145meV. This thesis work illustrates that platinum silicide integration combined with the use of dopant segregation and advanced strained substrates provide Schottky junctions with a low barrier height for both p- and n-type.