Dans le cadre de la réduction des dimensions des technologies CMOS, le module de jonction apparaît comme un point bloquant pour l’amélioration des performances. En particulier, la hauteur de barrière entre le siliciure et le silicium limite le courant passant du transistor. Cette thèse adresse spécifiquement la problématique du contrôle de la hauteur de barrière suivant deux directions. D’une part, nous étudions l’intérêt d’une modification du métal formant le siliciure. D’autre part, nous évaluons le potentiel des techniques de ségrégation de dopants pour la modulation de la hauteur de barrière.Dans un premier temps, nous démontrons les difficultés liées à l’intégration des siliciures de type n (ErSi). Par ailleurs, nous mettons en évidence le fort potentiel du siliciure de platine (PtSi). En effet, ce matériau présente une stabilité thermique supérieure au siliciure de référence (NiSi) et montre une faible barrière à l’injection de trous. De plus, nous montrons que les techniques de ségrégation de dopants permettent d’obtenir de faibles hauteurs de barrières pour l’injection des électrons. Le PtSi apparaît donc comme un candidat à fort potentiel pour les futures technologies CMOS.Après avoir montré les inconvénients majeurs posés par l’intégration auto-alignée du PtSi grâce au procédé standard par eau régale, nous proposons une nouvelle méthode de retrait sélectif basée sur la transformation du métal non réagi en un germaniure facilement retiré par des chimies conventionnelles.En conclusion, nous intégrons le PtSi dans un procédé de fabrication industriel afin de démontrer des performances électriques à l’état de l’art des technologies CMOS les plus avancées. / In the context of the CMOS technology scaling, the junction module appears as being critical for the device performance improvement. Indeed, the Schottky barrier height between the silicide and the silicon is a main limitation for the on-state current increase. This thesis addresses the problem of barrier height control following two main paths. On the one hand, we study the impact of a modification of the metal forming the silicide. On another hand, we evaluate the potential of barrier height modulation using dopant segregation techniques.The difficulties related to the integration of n-type silicides (e.g. ErSi) are highlighted as well. Also, the strong potential of the PtSi is demonstrated. This silicide intrinsically shows a better thermal stability as compared to the reference silicide (NiSi), and has a low barrier height to holes. Moreover, we implement a method using dopant segregation techniques that allow us to reach low barrier heights to electrons. PtSi thus appears as a promising candidate for future CMOS technologies.However, we underline the strong issues related to the self-aligned integration of PtSi using the aqua regia standard process. We have developed during this thesis a new selective etching method based on the transformation of the unreacted metal into a germanide, easily etchable in conventional chemistries, that allows a safe integration.As a conclusion, we integrate PtSi in an industrial process flow, and we demonstrate that electrical performance are in-line with state-of-the-art CMOS technologies.

Alors que le développement industriel des technologies CMOS-SOI aborde le cap des longueurs de grille inférieures à 30nm, l’optimisation du module source/drain est identifié comme l’un des verrous technologiques fondamentaux afin d’atteindre le niveau de performance spécifié dans la feuille de route ITRS. Afin d’adresser cette difficulté, une solution consiste à remplacer le module de jonction source/drain conventionnel par un contact métallique de type Schottky dont la hauteur de barrière doit être modulée à la baisse afin de réduire la résistance spécifique de contact. La mise en œuvre des techniques de ségrégation de dopants à basse température a été identifiée comme une technique efficace de réduction de barrière Schottky. D’autre part, l’application de contraintes mécaniques est également connue pour induire une réduction de barrière Schottky par levée de dégénérescence aux minima de bandes. L’objet principal de cette thèse est donc d’étudier la possibilité de cumuler ces deux effets, en particulier dans le cas d’un substrat SOI en tension biaxiale. Les caractérisations morphologiques et électriques réalisées au cours de cette thèse montrent que l’utilisation du siliciure de platine est judicieuse de part sa faible hauteur de barrière Schottky aux trous (250meV). Nous avons également démontré que l’utilisation simultanée des deux méthodes d’abaissement de barrière précédemment citées permet de réduire ce paramètre de 145 meV. Ce travail de thèse a démontré que l’intégration du siliciure de platine combiné à l’utilisation de la ségrégation de dopant et de substrat contraint permettait d’obtenir des jonctions Schottky de type p et n à faible hauteur de barrière. / While the CMOS-SOI technologies development is reaching the sub 30-nm gate length era, the Source/Drain module optimization is identified as a one of the biggest challenge to be solved in order to satisfy the ITRS specification. For the sake of addressing this difficulty, one solution consists in replacing the conventional Source/Drain junction module by Schottky contacts. However, the Schottky Barrier Height has to be lowered in order to reduce the contact resistance to the minimum. The dopant segregation implementation has been identified as an efficient method to reduce the Schottky Barrier Height. The mechanical stress is also known to induce a Schottky Barrier height lowering due to degeneracy breaks at silicon sub bands minima. The main objective of this thesis is to assess the possibility of cumulating these two effects, in particular in the case of a biaxialy strained substrate. Morphological and electrical characteristics showed that the use of platinum silicide is relevant for the low Schottky Barrier Height to hole (250meV). In addition, we demonstrated that the combined implementation of the two aforementioned Schottky Barrier height lowering methods leads to a reduction equal to 145meV. This thesis work illustrates that platinum silicide integration combined with the use of dopant segregation and advanced strained substrates provide Schottky junctions with a low barrier height for both p- and n-type.

Durant ces dernières années, l’apparition de nouvelles architectures (FDSOI, FinFETs ou NW-FETs) et l’utilisation de nouveaux matériaux (notamment SiGe) ont permis de repousser les limites des performances des dispositifs MOS et de contourner l’effet canal court inhérent à la miniaturisation des composants. Cependant, pour toutes ces nouvelles architectures, la résistance de contact se dégrade au fil des nœuds technologiques. Celle-ci dépend fortement de deux paramètres physiques : la concentration de dopants actifs proches de la surface du semi-conducteur et de la hauteur de barrière Schottky du contact siliciuré. De multiples procédés avancés ont été proposé pour améliorer ces deux paramètres physiques (pré-amorphisation, recuit laser, ségrégation de dopants, etc…). Afin d’optimiser les conditions expérimentales de ces nouvelles techniques de fabrication, il est primordial de pouvoir caractériser avec fiabilité leur impact sur les deux grandeurs physiques citées. Dans le cadre de cette thèse, deux thématiques dédiées à l’étude de chacun des paramètres sont abordées, explicitant les méthodes de caractérisation développées ainsi que des exemples concrets d’applications. La première partie concerne l’étude de la concentration de dopants actifs proches de la surface du semi-conducteur. Dans cet axe, nous avons mis en place une méthode d’Effet Hall Différentiel (DHE). Cette technique combine gravures successives et mesures par effet Hall conventionnel afin d’obtenir le profil de concentration de dopants actifs en fonction de la profondeur. Nous avons développé et validé une méthode de gravure chimique et de mesure électrique pour des couches ultra-minces de SiGe et de Si dopées. Les profils de concentration générés ont une résolution en profondeur inférieure à 1 nm et ont permis d’étudier de façon approfondie dans les premiers nanomètres proches de la surface de couches fabriquées grâce à des techniques d’implantation et de recuit avancées comme par exemple, la croissance en phase solide activée par recuit laser. La deuxième partie porte sur la mesure de hauteurs de barrière Schottky pour des contacts siliciurés. Durant cette étude, nous avons transféré une technique se basant sur des diodes en tête bêche pour caractériser l’impact de la ségrégation de différentes espèces à l’interface siliciure/semi-conducteur sur la hauteur de barrière Schottky d’un contact en siliciure de platine. Cette méthode de mesure associée à des simulations physiques a permis d’une part, d’extrairer avec fiabilité des hauteurs de barrières avec une précision de 10meV et d’autre part, d’effectuer une sélection des meilleures conditions de ségrégation de dopants pour la réduction de la hauteur de barrière Schottky. Pour conclure, ce projet a rendu possible le développement de méthodes de caractérisation pour l’étude de matériaux utilisés en nanoélectronique. De plus, nous avons pu apporter des éclaircissements concernant l’impact de techniques d’implantation ionique alternatives sur des couches de Si et SiGe ultrafines, et ce, dans le but de réduire la résistance de contact entre siliciure et semi-conducteur dans le module source-drain de transistors ultimes. / During the past few decades, the emergence of new architectures (FDSOI, FinFETs or NW-FETs) and the use of new materials (like silicon/germanium alloys) allowed to go further in MOS devices scaling by solving short channel effect issues. However, new architectures suffer from contact resistance degradation with size reduction. This resistance strongly depends on two parameters: the active dopant concentration close to the semi-conductor surface and the Schottky barrier height of the silicide contact. Many solutions have been proposed to improve both of these physical parameters: pre-amorphisation, laser annealing, dopant segregation and others. In order to optimize the experimental conditions of these fabrication techniques, it is mandatory to measure precisely and reliably their impact on cited parameters.Within the scope of this thesis, two parts are dedicated to each lever of the contact resistance, each time precising the developed characterization method and concrete application studies. The first part concerns the study of the active dopant concentration close to the semi-conductor surface. In this axis, we developed a Differential Hall Effet method (DHE) which can provide accurate depth profiles of active dopant concentration combining successive etching processes and conventional Hall Effect measurements. To do so, we validated layer chemical etching and precise electrical characterization method for doped Si and SiGe. Obtained generated profiles have a sub-1nm resolution and allowed to scan the first few nanometers of layers fabricated by advanced ion implantation and annealing techniques, like solid-phase epitaxy regrowth activated by laser annealing. In the second part, we focused on the measurement of Schottky barrier height of platinum silicide contact. We transferred a characterization method based on back-to-back diodes structure to measure platinum silicide contacts with different dopant segregation conditions. The electrical measurements were then fitted with physical models to extract Schottky barrier height with a precision of about 10meV. This combination between measurements and simulations allowed to point out the best ion implantation and annealing conditions for Schottky barrier height reduction.To conclude, thanks to this project, we developed highly sensitive characterization methods for nanoelectronics application. Moreover, we brought several clarifications on the impact of alternative ion implantation and annealing processes on Si and SiGe ultra-thin layers in the perspective of contact resistance reduction in FDSOI source-drain module.