L’intégration 3D séquentielle représente une alternative potentielle à la réduction des dimensions afin de gagner encore en densité d’une génération à la suivante. Le principal défi concerne la fabrication du transistor de l’étage supérieur avec un faible budget thermique; ceci afin d’éviter la dégradation du niveau inférieur. L’étape de fabrication la plus critique pour la réalisation du niveau supérieur est l’activation des dopants. Celle-ci est généralement effectuée par recuit à une température supérieure à 1000 °C. Dans ce contexte, cette thèse propose des solutions pour activer les dopants à des températures inférieures à 600 °C par la technique dite de recristallisation en phase solide. Les conditions de dopage ont été optimisées pour améliorer le niveau d’activation et le temps de recuit tout en réduisant la température d’activation jusqu’à 450°C. Les avancées obtenues ont été implémentées sur des dispositifs avancés FDSOI et TriGate générant des dispositifs avec des performances inférieures aux références fabriquées à hautes températures (supérieures à 1000 °C). En utilisant des simulations TCAD et en les comparant aux mesures électriques, nous avons montré que la région la plus critique en termes d’activation se trouve sous les espaceurs de la grille. Nous montrons alors qu’une intégration dite « extension first » est le meilleur compromis pour obtenir de bonnes performances sur des dispositifs fabriqués à faible température. En effet, l’implantation des dopants avant l’épitaxie qui vise à surélever les sources et drains compense l’absence de diffusion à basse température. Ces résultats ont par la suite été étendus pour des dispositifs TriGate et FinFETs sur isolants. Pour la première fois, l’intégration « extension first » a été démontrée pour des N et PFETs d’une technologie 14 nm FDSOI avec des résultats prometteurs en termes de performances. Les résultats obtenus montrent notamment qu’il est possible d’amorphiser partiellement un film très mince avant d’effectuer une recroissance épitaxiale sur une couche dopée. Finalement, une implantation ionique à relativement haute température (jusqu’à 500 °C) a été étudiée afin de doper les accès sans amorphiser totalement le film mince, ce qui est critique dans le cas des dispositifs FDSOI et FinFET. Nous montrons que les niveaux d’activation après implantation sont trop faibles pour obtenir des bonnes performances et que l’implantation ionique « chaude » est prometteuse à condition d’être utilisée avec un autre mécanisme d’activation comme le recuit laser. / 3D sequential integration is a promising candidate for the scaling sustainability for technological nodes beyond 14 nm. The main challenge is the development of a low temperature process for the top transistor level that enables to avoid the degradation of the bottom transistor level. The most critical process step for the top transistor level fabrication is the dopant activation that is usually performed at temperature higher than 1000 °C. In the frame of this Ph.D. work, different solutions for the dopant activation optimization at low temperature (below 600 °C) are proposed and integrated in FDSOI and TriGate devices. The technique chosen for the dopant activation at low temperature is the solid phase epitaxial regrowth. First, doping conditions have been optimized in terms of activation level and process time for low temperatures (down to 450 °C) anneals. The obtained conditions have been implemented in FDSOI and TriGate devices leading to degraded electrical results compared to the high temperature process of reference (above 1000 °C). By means of TCAD simulation and electrical measurements comparison, the critical region of the transistor in terms of activation appears to be below the offset spacer. The extension first integration scheme is then shown to be the best candidate to obtain high performance low temperature devices. Indeed, by performing the doping implantation before the raised source and drain epitaxial growth, the absence of diffusion at low temperature can be compensated. This conclusion can be extrapolated for TriGate and FinFET on insulator devices. Extension first integration scheme has been demonstrated for the first time on N and PFETs in 14 nm FDSOI technology showing promising results in terms of performance. This demonstration evidences that the two challenges of this integration i.e. the partial amorphization of very thin films and the epitaxy regrowth on implanted access are feasible. Finally, heated implantation has been investigated as a solution to dope thin access regions without full amorphization, which is particularly critical for FDSOI and FinFET devices. The as-implanted activation levels are shown to be too low to obtain high performance devices and the heated implantation appears a promising candidate for low temperature devices if used in combination with an alternative activation mechanism.

Durant ces dernières années, l’apparition de nouvelles architectures (FDSOI, FinFETs ou NW-FETs) et l’utilisation de nouveaux matériaux (notamment SiGe) ont permis de repousser les limites des performances des dispositifs MOS et de contourner l’effet canal court inhérent à la miniaturisation des composants. Cependant, pour toutes ces nouvelles architectures, la résistance de contact se dégrade au fil des nœuds technologiques. Celle-ci dépend fortement de deux paramètres physiques : la concentration de dopants actifs proches de la surface du semi-conducteur et de la hauteur de barrière Schottky du contact siliciuré. De multiples procédés avancés ont été proposé pour améliorer ces deux paramètres physiques (pré-amorphisation, recuit laser, ségrégation de dopants, etc…). Afin d’optimiser les conditions expérimentales de ces nouvelles techniques de fabrication, il est primordial de pouvoir caractériser avec fiabilité leur impact sur les deux grandeurs physiques citées. Dans le cadre de cette thèse, deux thématiques dédiées à l’étude de chacun des paramètres sont abordées, explicitant les méthodes de caractérisation développées ainsi que des exemples concrets d’applications. La première partie concerne l’étude de la concentration de dopants actifs proches de la surface du semi-conducteur. Dans cet axe, nous avons mis en place une méthode d’Effet Hall Différentiel (DHE). Cette technique combine gravures successives et mesures par effet Hall conventionnel afin d’obtenir le profil de concentration de dopants actifs en fonction de la profondeur. Nous avons développé et validé une méthode de gravure chimique et de mesure électrique pour des couches ultra-minces de SiGe et de Si dopées. Les profils de concentration générés ont une résolution en profondeur inférieure à 1 nm et ont permis d’étudier de façon approfondie dans les premiers nanomètres proches de la surface de couches fabriquées grâce à des techniques d’implantation et de recuit avancées comme par exemple, la croissance en phase solide activée par recuit laser. La deuxième partie porte sur la mesure de hauteurs de barrière Schottky pour des contacts siliciurés. Durant cette étude, nous avons transféré une technique se basant sur des diodes en tête bêche pour caractériser l’impact de la ségrégation de différentes espèces à l’interface siliciure/semi-conducteur sur la hauteur de barrière Schottky d’un contact en siliciure de platine. Cette méthode de mesure associée à des simulations physiques a permis d’une part, d’extrairer avec fiabilité des hauteurs de barrières avec une précision de 10meV et d’autre part, d’effectuer une sélection des meilleures conditions de ségrégation de dopants pour la réduction de la hauteur de barrière Schottky. Pour conclure, ce projet a rendu possible le développement de méthodes de caractérisation pour l’étude de matériaux utilisés en nanoélectronique. De plus, nous avons pu apporter des éclaircissements concernant l’impact de techniques d’implantation ionique alternatives sur des couches de Si et SiGe ultrafines, et ce, dans le but de réduire la résistance de contact entre siliciure et semi-conducteur dans le module source-drain de transistors ultimes. / During the past few decades, the emergence of new architectures (FDSOI, FinFETs or NW-FETs) and the use of new materials (like silicon/germanium alloys) allowed to go further in MOS devices scaling by solving short channel effect issues. However, new architectures suffer from contact resistance degradation with size reduction. This resistance strongly depends on two parameters: the active dopant concentration close to the semi-conductor surface and the Schottky barrier height of the silicide contact. Many solutions have been proposed to improve both of these physical parameters: pre-amorphisation, laser annealing, dopant segregation and others. In order to optimize the experimental conditions of these fabrication techniques, it is mandatory to measure precisely and reliably their impact on cited parameters.Within the scope of this thesis, two parts are dedicated to each lever of the contact resistance, each time precising the developed characterization method and concrete application studies. The first part concerns the study of the active dopant concentration close to the semi-conductor surface. In this axis, we developed a Differential Hall Effet method (DHE) which can provide accurate depth profiles of active dopant concentration combining successive etching processes and conventional Hall Effect measurements. To do so, we validated layer chemical etching and precise electrical characterization method for doped Si and SiGe. Obtained generated profiles have a sub-1nm resolution and allowed to scan the first few nanometers of layers fabricated by advanced ion implantation and annealing techniques, like solid-phase epitaxy regrowth activated by laser annealing. In the second part, we focused on the measurement of Schottky barrier height of platinum silicide contact. We transferred a characterization method based on back-to-back diodes structure to measure platinum silicide contacts with different dopant segregation conditions. The electrical measurements were then fitted with physical models to extract Schottky barrier height with a precision of about 10meV. This combination between measurements and simulations allowed to point out the best ion implantation and annealing conditions for Schottky barrier height reduction.To conclude, thanks to this project, we developed highly sensitive characterization methods for nanoelectronics application. Moreover, we brought several clarifications on the impact of alternative ion implantation and annealing processes on Si and SiGe ultra-thin layers in the perspective of contact resistance reduction in FDSOI source-drain module.