Dada a grande diversidade de aplicações embarcadas presentes nos atuais dispositivos portáveis, ambos os paralelismos em nível de threads e de instruções devem ser explorados para obter ganhos de desempenho e energia. Enquanto MPSoCs (sistemas em chip de múltiplos núcleos) são amplamente usados para esse propósito, estes falham quando consideramos produtividade de software, já que eles são compostos de chips com diferentes arquiteturas que precisam ser programados separadamente. Por outro lado, processadores multi núcleos de propósito geral implementam a mesma arquitetura, mas são compostos de núcleos homogêneos de processadores superescalares que consomem muita potência. Nesta dissertação, propõe-se um novo sistema, que tira proveito de circuitos reconfiguráveis para criar diferentes organizações que implementam a mesma arquitetura, capazes de apresentar alto desempenho com baixo custo energético. Para garantir a compatibilidade binária, usa-se um mecanismo de tradução binária que transforma o código a ser executado no circuito reconfigurável durante a execução. Usando aplicações representativas, mostra-se que uma versão do sistema heterogêneo pode ganhar da sua versão homogênea em média de 59% em desempenho e 10% em energia, com melhoras em EDP (Energy-Delay Product – Produto da energia pelo tempo de execução) em quase todos os cenários. Além disso, este trabalho também propõe e avalia seis escalonadores para este sistema heterogêneo: dois algoritmos estáticos, os quais alocam as threads no primeiro núcleo livre, onde elas permanecerão durante toda a execução; um escalonador direcionado por contagem de instruções, o qual realoca as threads durante pontos de sincronização de acordo com a sua contagem de instruções; um escalonador de Feedback, que usa dados de dentro da unidade reconfigurável para realocar threads; o PC-Feedback, que adiciona um mecanismo de reuso de dados ao último escalonador; e um escalonador Oráculo, que é capaz de decidir a melhor alocação de threads possível. Mostra-se que o algoritmo estático pode ter alto desempenho em aplicações com alto paralelismo, contudo para um desempenho mais uniforme em todas as aplicações os algoritmos de Feedback e PC-Feedback são mais indicados. / Given the large diversity of embedded applications one can find in current portable devices, for energy and performance reasons one must exploit both Thread- and Instruction Level Parallelism. While MPSoCs (Multiprocessor system-on-chip) are largely used for this purpose, they fail when one considers software productivity, since it comprises different ISAs (Instruction Set Architecture) that must be programmed separately. On the other hand, general purpose multicores implement the same ISA, but are composed of a homogeneous set of very power consuming superscalar processors. In this dissertation, we show how one can effectively use a reconfigurable unit to provide a number of different possible heterogeneous configurations while still sustaining the same ISA, capable of reaching high performance with low energy cost. To ensure ISA compatibility, we use a binary translation mechanism that transforms code to be executed on the fabric at run-time. Using representative benchmarks, we show that one version of the heterogeneous system can outperform its homogenous counterpart in average by 59% in performance and 10% in energy, with EDP (Energy-Delay Product) improvements in almost every scenario. Furthermore, this work also proposes and evaluates six schedulers for the heterogeneous system: two static algorithms, which allocate the threads on the first free core, where they will run during the entire execution; an Instruction Count (IC) Driven scheduler, which reallocates threads during synchronization points accordingly to their instruction count; a Feedback scheduler, which uses data from inside the reconfigurable unit to reallocate threads; the PCFeedback scheduler, that adds a reuse mechanism to the last one; and an Oracle scheduler, which is capable of deciding the best thread allocation possible. We show that the static algorithm can reach high performance in applications with high parallelism, however for uniform performance in all applications, the Feedback and PC-Feedback algorithms are better designated.

Os processadores embarcados operando em sistemas de segurança ou de missão crítica não podem falhar. Qualquer falha neste tipo de aplicação pode levar a consequências inaceitáveis, como risco de vida ou danos à propriedade ou ao meio ambiente. Os sistemas embarcados que operam em aplicações aeroespaciais são sucetíveis à falhas transientes induzidas por radiação. Entretanto, os efeitos de radiação também podem ser observados ao nível do solo. Falhas transientes afetam os processadores modificando os valores armazenados em elementos de memória, tais como registradores e memória de dados. Essas falhas podem levar o processador a executar incorretamente a aplicação, provocando erros na saída ou travamentos no sistema. Os avanços recentes em processadores embarcados concistem na integração de processadores hard-core e FPGAs. Tais dispositivos, comumente chamados de Sistemas-em-Chip Totalmente Programáveis (APSoCs), também são sucetíveis aos efeitos de radiação. Com objetivo de minimizar esse problema de tolerância a falhas, este trabalho apresenta um Dual-Core LockStep (DCLS) como uma técnica de tolerância para mitigar falhas induzidas por radiação que afetam processadores embarcados em APSoCs. Lockstep é um método baseado em redundância usado para detectar e corrigir falhas transientes. O DCLS proposto é implementado em um processador ARM Cortex-A9 hard-core embarcado no APSoC Zynq-7000. A eficiência da abordagem implementada foi validada tanto em aplicações executando em bare-metal como no sistema operacional FreeRTOS. Experimentos com íons pesados e emulação de falhas por injeção foram executados para analisar a sucetibilidade do sistema a inversão de bits. Os resultados obtidos mostram que a abordagem é capaz de diminuir a seção de choque do sistema com uma alta taxa de proteção. O sistema DCLS mitigou com sucesso até 78% das falhas injetadas. Otimizações de software também foram avaliadas para uma melhor compreenção dos trade-offs entre desempenho e confiabilidade. Através da análise de diferentes partições de software, observou-se que o tempo de execução de um bloco da aplicação deve ser muito maior que o tempo de verificação para que se obtenha menor impacto em desempenho. A avaliação de otimizações de compilador demonstrou que utilizar o nível O3 aumenta a vulnerabilidade da aplicação à falhas transientes. Como o O3 requer o uso de mais registradores que os otros níveis de otimização, o sistema se torna mais sucetível à falhas. Por outro lado, os resultados dos experimentos de radiação apontam que a aplicação compilada com nível O3 obtém maior Carga de Trabalho Média Entre Falhas (MWBF). Como a aplicação executa mais rápido, mais dados são computados corretamente antes da ocorrência de um erro. / The embedded processors operating in safety- or mission-critical systems are not allowed to fail. Any failure in such applications could lead to unacceptable consequences as life risk or significant damage to property or environment. Concerning faults originated by the radiation-induced soft errors, the embedded systems operating in aerospace applications are particularly susceptible. However, the radiation effects can also be observed at ground level. Soft errors affect processors by modifying values stored in memory elements, such as registers and data memory. These faults may lead the processor to execute an application incorrectly, generating output errors or leading hangs and crashes in the system. The recent advances in embedded systems concern the integration of hard-core processors and FPGAs. Such devices, called All Programmable System-on-Chip (APSoC), are also susceptible to radiation effects. Aiming to address this fault tolerance problem this work presents a Dual-Core LockStep (DCLS) as a fault tolerance technique to mitigate radiation-induced faults affecting processors embedded into APSoCs. Lockstep is a method based on redundancy used to detect and correct soft errors. The proposed DCLS is implemented in a hard-core ARM Cortex-A9 embedded into a Zynq-7000 APSoC. The approach efficiency was validated not only on applications running in baremetal but also on top of FreeRTOS systems. Heavy ions experiments and fault injection emulation were performed to analyze the system susceptibility to bit-flips. The obtained results show that the approach is able to decrease the system cross section with a high rate of protection. The DCLS system successfully mitigated up to 78% of the injected faults. Software optimizations were also evaluated to understand the trade-offs between performance and reliability better. By the analysis of different software partitions, it was observed that the execution time of an application block must to be much longer than the verification time to achieve fewer performance penalties. The compiler optimizations assessment demonstrate that using O3 level increases the application vulnerability to soft errors. Because O3 handles more registers than other optimizations, the system is more susceptible to faults. On the other hand, results from radiation experiments show that O3 level provides a higher Mean Workload Between Failures (MWBF). As the application runs faster, more data are correctly computed before an error occurrence.

Aplicações paralelas geralmente são executadas com o máximo número de threads de hardware disponíveis no sistema para maximizar o seu desempenho. Contudo, esta abordagem pode não ser a melhor escolha quando se busca eficiência energética e, em alguns casos, pode até mesmo degradar o desempenho. Desta maneira, o presente trabalho aplica a adaptação dinâmica do número de threads para otimizar o Energy-Delay Product (EDP) de aplicações paralelas OpenMP executadas em sistemas embarcados. Ao contrário de soluções anteriores, que focam em processadores de propósito geral (GPP, do inglês General Purpose Processors), o presente trabalho considera as características intrínsecas de sistemas embarcados, os quais geralmente possuem menos núcleos disponíveis, assim como apresentam diferenças significativas em relação à micro-arquitetura e à hierarquia de memória. Por meio de experimentos realizados em um sistema embarcado real com processador octa-core, este trabalho mostrou que a adaptação dinâmica do número de threads permite, em média, economizar 15,35% no consumo de energia com apenas 3,41% de perda de desempenho, gerando assim 12,47% de otimização de EDP em relação à configuração padrão (uso do máximo número de threads disponíveis no sistema). No melhor caso, a adaptação dinâmica foi capaz de economizar 26,97% em energia enquanto promoveu 25,74% de aumento no desempenho, resultando em 45,77% de melhora no EDP. / Parallel applications usually execute using the maximum number of threads allowed by the available hardware at hand to maximize performance. However, this approach may not be the best when it comes to energy efficiency and may even lead to performance decrease in some particular cases. In this way, the present work proposes a new apporach for the dynamic adaptation of the number of threads to optimize Energy-Delay Product (EDP) of OpenMP applications when running on Embedded Systems. Differently from previous solutions, which focus on General Purpose Processors (GPP), the current one takes into account the intrinsic characteristics of embedded systems, which usually have a lower number of cores and significantly different characteristics concerning the microarchitecture and memory hierarchy when compared to GPPs. Through experiments on a real embedded system with an octa-core processor, this work demonstrates that adapting the number of threads at runtime saves energy, on average, by 15,35% with only 3,41% loss performance, improving the EDP by 12,47% over the default configuration (maximum number of threads available in the system). In the best case, the dynamic adaptation saves 26,97 % in energy while promoting a 25,74 % increase in performance, resulting in a 45,77 % improvement in EDP.

A confiabilidade de algoritmos para detecção de pedestres é um problema fundamental para carros auto dirigíveis ou com auxílio de direção. Métodos que utilizam algoritmos de detecção de objetos como Histograma de Gradientes Orientados (HOG - Histogram of Oriented Gradients) ou Redes Neurais de Convolução (CNN – Convolutional Neural Network) são muito populares em aplicações automotivas. Unidades de Processamento Gráfico (GPU – Graphics Processing Unit) são exploradas para executar detecção de objetos de uma maneira eficiente. Infelizmente, as arquiteturas das atuais GPUs tem se mostrado particularmente vulneráveis a erros induzidos por radiação. Este trabalho apresenta uma validação e um estudo analítico sobre a confiabilidade de duas classes de algoritmos de detecção de objetos, HOG e CNN. Esta pesquisa almeja não somente quantificar, mas também qualificar os erros produzidos por radiação em aplicações de detecção de objetos em GPUs embarcadas. Os resultados experimentais com HOG foram obtidos usando duas arquiteturas de GPU embarcadas diferentes (Tegra e AMD APU), cada uma foi exposta por aproximadamente 100 horas em um feixe de nêutrons em Los Alamos National Lab (LANL). As métricas Precision e Recall foram usadas para validar a criticalidade do erro. Uma análise final mostrou que por um lado HOG é intrinsecamente resiliente a falhas (65% a 85% dos erros na saída tiveram um pequeno impacto na detecção), do outro lado alguns erros críticos aconteceram, tais que poderiam resultar em pedestres não detectados ou paradas desnecessárias do veículo. Este trabalho também avaliou a confiabilidade de duas Redes Neurais de Convolução para detecção de Objetos:Darknet e Faster RCNN. Três arquiteturas diferentes de GPUs foram expostas em um feixe de nêutrons controlado (Kepler, Maxwell, e Pascal), com as redes detectando objetos em dois data sets, Caltech e Visual Object Classes. Através da análise das saídas corrompidas das redes neurais, foi possível distinguir entre erros toleráveis e erros críticos, ou seja, erros que poderiam impactar na detecção de objetos. Adicionalmente, extensivas injeções de falhas no nível da aplicação (GDB) e em nível arquitetural (SASSIFI) foram feitas, para identificar partes críticas do código para o HOG e as CNNs. Os resultados mostraram que não são todos os estágios da detecção de objetos que são críticos para a confiabilidade da detecção final. Graças a injeção de falhas foi possível identificar partes do HOG e da Darknet, que se protegidas, irão com uma maior probabilidade aumentar a sua confiabilidade, sem adicionar um overhead desnecessário. A estratégia de tolerância a falhas proposta para o HOG foi capaz de detectar até 70% dos erros com 12% de overhead de tempo. / Pedestrian detection reliability is a fundamental problem for autonomous or aided driving. Methods that use object detection algorithms such as Histogram of Oriented Gradients (HOG) or Convolutional Neural Networks (CNN) are today very popular in automotive applications. Embedded Graphics Processing Units (GPUs) are exploited to make object detection in a very efficient manner. Unfortunately, GPUs architecture has been shown to be particularly vulnerable to radiation-induced failures. This work presents an experimental evaluation and analytical study of the reliability of two types of object detection algorithms: HOG and CNNs. This research aim is not just to quantify but also to qualify the radiation-induced errors on object detection applications executed in embedded GPUs. HOG experimental results were obtained using two different architectures of embedded GPUs (Tegra and AMD APU), each exposed for about 100 hours to a controlled neutron beam at Los Alamos National Lab (LANL). Precision and Recall metrics are considered to evaluate the error criticality. The reported analysis shows that, while being intrinsically resilient (65% to 85% of output errors only slightly impact detection), HOG experienced some particularly critical errors that could result in undetected pedestrians or unnecessary vehicle stops. This works also evaluates the reliability of two Convolutional Neural Networks for object detection: You Only Look Once (YOLO) and Faster RCNN. Three different GPU architectures were exposed to controlled neutron beams (Kepler, Maxwell, and Pascal) detecting objects in both Caltech and Visual Object Classes data sets. By analyzing the neural network corrupted output, it is possible to distinguish between tolerable errors and critical errors, i.e., errors that could impact detection. Additionally, extensive GDB-level and architectural-level fault-injection campaigns were performed to identify HOG and YOLO critical procedures. Results show that not all stages of object detection algorithms are critical to the final classification reliability. Thanks to the fault injection analysis it is possible to identify HOG and Darknet portions that, if hardened, are more likely to increase reliability without introducing unnecessary overhead. The proposed HOG hardening strategy is able to detect up to 70% of errors with a 12% execution time overhead.

Este trabalho apresenta uma implementação de VPN utilizando-se dos circuitos reprogramáveis do tipo FPGA (Field Programmable Gate Array) que são a base da computação reconfigurável. VPNs utilizam criptografia para permitir que a comunicação seja privada entre as partes. Assim, todo o custo computacional decorrente desta prática é executado em nível de hardware, procurando-se atingir um alto desempenho e voltado para as aplicações de sistemas embutidos. O uso desta solução, VPN por hardware, será na interligação de um robô (em desenvolvimento no Laboratório de Computação Reconfigurável - LCR do Instituto de Ciências Matemáticas e de Computação da Universidade de São Paulo) ao seu servidor de configuração e tarefas, através de linhas privadas. O emprego de uma VPN em robótica permitirá a utilização de um sistema de comunicação, com ou sem fio, e toda a infra-estrutura da Internet para a comunicação com o robô (e no futuro entre os robôs) a qualquer distância de forma segura e confiável. O hardware reconfigurável utilizado para a VPN deste trabalho proporciona flexibilidade no modo de implementação, possibilitando que o sistema seja adequado para satisfazer situações que exijam alto desempenho. Além disso, a arquitetura proposta possibilita que parte das operações sejam executadas em software (no caso, foi utilizado o sistema operacional ?Clinux e ferramentas para se estabelecer a VPN) e parte das operações executadas em hardware (um coprocessador criptográfico AES). As principais ferramentas de software são o conjunto ipsec-tools que foram desenvolvidas para serem executadas com o IPSec nativo do Kernel e devidamente portadas para o ?Clinux / This work designs a system that implements a VPN using FPGA (Field Programmable Gate Array) reprogrammable circuits, which are the basis of reconfigurable computing. VPNs use cryptography to allow private communication between parts. In this manner, the computational cost of the cryptography is handled by the hardware, achieving great performance and allowing its usage on embedded systems applications. The system proposed in this thesis has been used to establish secure communication between a PC and a mobile robot (that is in development at Reconfigurable Computing Laboratory - LCR of Institute of Mathematics and Computer Science of Univesity of São Paulo). The use of VPN in robotics will allow a communication, either wired or wireless, using Internet?s infrastructure with the robot (and in the future among robots), in a secure and trustable manner. The reconfigurable hardware used in this work allows flexibility in the implementation, making possible its usage in situations that requires high performance. Furthermore, the proposed architecture allows part of applications executing in software (using ?Clinux operating system and tools to establish the VPN) and other parts in hardware (a cryptographic coprocessor AES). The main software tools are the ipsec-tools that were developed to execute with native Kernel IPSec?s implementation and were properly ported to ?Clinux

nÃo hà / Em projetos de desenvolvimento de sistemas embarcados normalmente adota-se uma abordagem de âtentativa e erroâ nas atividades relacionadas ao porte do sistema operacional(SO), resultando em um porte incompleto ou inconsistente. Nesta pesquisa apresenta-se um trabalho original onde se propÃe uma soluÃÃo para esta abordagem atravÃs de uma metodologia completa para a detecÃÃo das partes do SO que devem ser ajustadas de forma que o SO seja portado para a nova plataforma de hardware. A metodologia proposta combina as informaÃÃes do cÃdigo-fonte do SO e as particularidades do novo hardware, resultando em: uma lista completa do cÃdigo-fonte que deve ser ajustado; a interdependÃncia entre estes cÃdigos-fonte; a ordem de prioridade de modificaÃÃo para cada cÃdigo-fonte; e um cronograma baseado em esforÃo, para auxiliar o planejamento das modificaÃÃes. Adicionalmente, propÃe-se um algoritmo para a resoluÃÃo de referÃncias cÃclicas em arquivos de cÃdigo-fonte. Por fim, à apresentado um estudo de caso baseado em uma aplicaÃÃo desenvolvida segundo a metodologia proposta. / Embedded system development frequently uses the âtrial and errorâ approach for Operating System (OS) porting,resulting in incomplete or inconsistent porting. In this work, we present a pioneer work addressing this issue. We propose a complete method for detecting OS parts that should be adjusted in order to port the OS into a new hardware platform. The proposed method combines information from the OS source-code and peculiarities of the new hardware platform, resulting in: a complete list of source-codes that must be adjusted; the interdependence between these source-codes; the priority order of modifications for each source-code; and an effort-based schedule to help planning the modifications. In addition, we propose an algorithm dealing with source-codeâs cyclic references. Finally, we present a study-case based on an application developed according the proposed method

A aquisição de dados das variáveis químicas e físicas da água de lagos e reservatórios é de extrema importância. Monitorando a qualidade da água distribuída e consumida em nossas cidades estamos protegendo o nosso recurso natural mais valioso e conseqüentemente nossas próprias vidas. Esse monitoramento na atualidade ainda se realiza de forma bastante convencional e trabalhosa. Esta dissertação apresenta o desenvolvimento de um sistema de telemetria de dados e vídeo completo entre uma plataforma autônoma para coleta de dados hidrológicos e uma estação de trabalho em terra. Este sistema fará uma composição com outros projetos já desenvolvidos nesta área de pesquisa, como a embarcação convencional utilizada como plataforma autônoma com seus motores, sensores e atuadores; a sonda de coleta de dados, responsável pela aquisição das variáveis químicas e físicas da água; sistema de posicionamento, que utiliza um GPS e bússola eletrônica para orientação, atuando e coletando dados dos sensores da embarcação; e sistema de gerenciamento, responsável por definir e orientar quais os pontos de coletas a serem pesquisados. Foram desenvolvidos algoritmos de comunicação entre os dispositivos de hardware existentes, efetivou-se a comunicação da plataforma autônoma e do microcomputador na estação terrestre através de um enlace de rádio freqüência, desenvolveu-se um programa visual que permite o acompanhamento do estado dos sensores/atuadores do sistema em terra em tempo mínimo e habilita para o usuário um controle remoto de navegação da embarcação autônoma de forma manual e completa se ocorrer a falha de algum equipamento de posicionamento. O programa armazena todas as variáveis referentes ao processo de coleta em um banco de dados, permitindo a análise e comparação das diferentes medições realizadas em diferentes períodos. / The data acquisition of the water chemical and physical variables in lakes and reservoirs is of extreme importance. Monitoring the quality of water supplied and consumed in our cities we are protecting the most valuable of our natural resources, and consequently our own lifes. Monitoring data quality, still in our days, is done in a conventional and hard manner. This work presents the development of a data and video telemetry system between an autonomous platform for water monitoring and a ground base. This system will complement the following already developed projects in this area, the autonomous platform constructed from a conventional boat with its engines, sensors and actuators; the data collecting probe, responsible for the acquisition of the water chemical and physical variables; the positioning system based on GPS and an electronic compass, responsible for navigation to the data collecting points in the reservoir. Communication algorithms between all the hardware were developed, radio frequency links were used to transmit data between the ground and the autonomous platform. A visual software application, that allows to visualize the state off the system variables, was developed. A remote control mode of the platform allows full manual navigation control of the platform, being of extreme importance in case of system crash. The visual software application developed allows to store all the important research variables in a data bank, allowing further analysis of the collected data.

The integration between the computing world and the physical world in a single system is called Cyber-Physical Systems (CPS). CPS systems aim to improve understanding and influence in physical phenomena and environmental behaviors by computing means. The interaction of the computing world with the physical world, through the use of sensors, actuators and network communication often leads to the accomplishment of highly complex and multidisciplinary projects. Project management is a practice that enhances the success probability of a project, monitoring and controlling relevant aspects to the project execution. Project Management Body of Knowledge (PMBOK) is a set of best practices regarding project management which addresses ten knowledge areas aiming to support project managers from any application domain. Although PMBOK proposes a generic approach, some specialized practices for a particular application domain may benefit highly challenging projects. In this context, this research work aims to propose a set of best practices specific for CPS systems development projects. The proposed approach is called CPS-PMBOK (junction of terms cyber-physical systems and project management body of knowledge) and is based on PMBOK\'s three knowledge areas: scope, human resource and stakeholder. CPS-PMBOK includes: \\textit a CPS characterization model which supports the understanding of the system to be developed; and \\textit specializations of these three PMBOK\'s knowledge areas, which provide a whole new process for the project scope management as well as specific improvements of well-known techniques for both the human resource management and the stakeholders management. The goal of CPS-PMBOK is to enhance project effectiveness and CPS quality, embracing both project manager and developers. To evaluate CPS-PMBOK effectiveness and adherence, the practices were presented for project managers and developers in a R\\&D company. The practices: pre-elaborated list of requirements, specialized team division and technical trust showed as more relevant for each respective knowledge area, according to managers. For developers, the review requirements process, cross training and technical trust seems to contribute more for its respective knowledge areas / A integração entre o mundo computacional e o mundo físico em um único sistema é chamada de Sistemas Ciberfísicos (CPS - do inglês \"Cyber-Physical Systems\'\'). Sistemas CPS visam melhorar o entendimento e a influência nos fenômenos físicos por meios computacionais. A interação do mundo computacional com o mundo físico, por meio de sensores, atuadores e redes de comunicação, frequentemente leva à realização de projetos de alta complexidade e multidisciplinares. Gestão de projetos é uma prática que aumenta as chances de sucesso de um projeto, monitorando e controlando aspectos relevantes da realização do projeto. PMBOK (Project Management Body of Knowledge) é uma combinação de boas práticas relacionadas à gestão de projetos que trata dez áreas de conhecimento visando auxiliar gerentes de projeto de qualquer área de aplicação. Embora PMBOK proponha uma abordagem genérica, algumas práticas especializadas para determinadas áreas de aplicação particulares podem beneficiar projetos altamente desafiadores. Neste contexto, este projeto de pesquisa visa propor um conjunto de boas práticas para projetos de desenvolvimento de sistemas CPS. Essa abordagem é chamada de CPS-PMBOK (junção dos termos em inglês: cyber-physical systems e project management body of knowledge) e é baseada em três áreas de conhecimento do PMBOK: escopo, recursos humanos e partes interessadas. CPS-PMBOK inclui: (i) um modelo de caracterização de sistemas CPS que auxilia o entendimento do sistema a ser desenvolvido e (ii) especializações dessas três áreas de conhecimento do PMBOK, que fornecem um inteiramente novo processo para a gestão de escopo do projeto assim como melhorias específicas de técnicas conhecidas do PMBOK para os processos de gestão de recursos humanos e de gestão de partes interessadas. O objetivo da CPS-PMBOK é melhorar a eficácia do projeto e a qualidade do sistema CPS desenvolvido, abrangendo tanto o gerente de projeto quanto os desenvolvedores. Para avaliar a efetividade e aderência da CPS-PMBOK, as práticas foram apresentadas para gerentes de projeto e desenvolvedores em uma empresa de P&D. As práticas: listas pré-elaboradas de requisitos, divisão de equipes especializadas e confiança técnica mostraram-se mais relevantes para cada respectiva área do conhecimento, segundo os gerentes. Para os desenvolvedores, o processo de revisar requisitos, treinamento cruzado e confiança técnica pareceram contribuir mais para suas respectivas áreas do conhecimento

A área de pesquisa e prototipagem de soluções para Sistemas de Potência compartilha, com outras áreas da engenharia, vários problemas relacionados a software, principalmente, os seus custos e o seu tempo de desenvolvimento. Mais especificamente, nas aplicações com sistemas embarcados e dispositivos computacionais em tempo real, a presença de fatores como a complexidade dos algoritmos, os requisitos críticos de desempenho e as restrições impostas pelo hardware da aplicação, fazem com que o desenvolvimento do software evolua de forma muito lenta. Finalmente, quando um projeto está terminado, seu software já é obsoleto ou completamente incompatível para uso em novos projetos, com um hardware novo. Esse trabalho apresenta uma possível solução a esses problemas, por meio de um arcabouço de software para aplicações em tempo real. Através de uma metalinguagem de descrição de fluxos de dados baseada em blocos, e de ferramentas de compilação e interpretação, esse arcabouço permite abstrair o projeto, a implementação e os testes da aplicação, do desenvolvimento das demais partes do dispositivo, favorecendo um projeto sistemático em módulos, o futuro reuso de códigos, a fácil manutenção de algoritmos e a execução de testes cruzados, entre plataformas, com previsibilidade de resultados. O arcabouço foi elaborado e testado em um cenário de Sistemas de Potência, com a criação de um relé digital de proteção contra sobrecorrentes, com aquisição de dados via barramento de processo da norma IEC 61850. Entretanto, toda a metodologia desse trabalho pode ser aplicada a qualquer outra área correlata, mediante a extensão de sua metalinguagem. / The research and prototype area for Power System solutions share, among other engineering disciplines, several problems concerning software, mainly their developing time and costs. More specifically, in embedded system and real time computing devices applications, the presence of factors, such as the algorithm complexity, the critical performance requirements and other restrictions imposed by the application hardware, makes the software development to slowly evolve. Finally, when a project is over, its software is already obsolete or completely incompatible for use in other projects, with a new hardware. This work presents a possible solution to these problems, through a software framework for real time applications in Power Systems. Through a block based data stream description metalanguage, and compiling and interpreting tools, this framework allows the application design, implementation and testing procedures to be abstracted from the development of other device parts, permitting a systematic and modular project, the code reuse in the future, easy algorithm maintenance and the execution of cross-platforms tests with predictable results. The framework was created and tested in Power System scenarios, especially in the construction of a digital protection overcurrent relay, with data acquisition through the IEC 61850 process bus. However, the entire methodology of this study could be applied to any other related area, by extending its metalanguage with the appropriate building blocks.

Nesse trabalho é apresentada uma arquitetura que habilita a geração de MPSoCs (Multiprocessors Systems-on-Chip) heterogêneos escaláveis, baseados em barramento, suportando ainda o uso de diferentes organizações de memória. A comunicação entre as tarefas é especificada por meio de uma estrutura de memória compartilhada, que evita colisões e promove ganhos energéticos através do disparo dinâmico de clock gating. Também é introduzida a técnica DCF (Dynamic Core Freezing), que incrementa a eficiência energética do MPSoC tirando proveito dos ciclos ociosos dos processadores durante os acessos à memória. Mais, a combinação das organizações de memória propostas habilita a exploração de migração de tarefas na arquitetura proposta, por meio da troca de contexto das tarefas na memória compartilhada. Além disso, é mostrado o simulador de alto-nível, baseado na arquitetura proposta, criado com o propósito de extrair os ganhos energéticos propiciados com o uso do clock gating e da técnica DCF. O simulador aceita como entrada arquivos de trace de execução de aplicações Java, com os quais ele gera um novo arquivo contendo o mapeamento das instruções encontradas nos arquivos de trace para diferentes classes de instrução. Dessa forma, podem ser modeladas diferentes arquiteturas de processadores, usando o arquivo com o mapeamento para simular o MPSoC. Mais, o simulador habilita ainda a exploração das diferentes organizações de memória da arquitetura proposta, de maneira que se pode estimar o seu impacto no número de instruções executadas, contenções no barramento, e consumo energético. Experimentos baseados em uma aplicação sintética, executando em um MPSoC composto por diferentes versões de um processador Java mostram um grande aumento na eficiência energética com um custo mínimo em área. Além disso, também são apresentados experimentos baseados em aplicações do benchmark SPECjvm98, que mostram o impacto causado na eficiência energética quando o tipo de aplicação é alterado. Mais, os experimentos mostram drásticos ganhos energéticos obtidos com a aplicação da técnica DCF sobre as memórias do MPSoC. / In this work we present an architecture that enables the generation of bus-based, scalable heterogeneous Multiprocessor Systems-on-Chip (MPSoCs), supporting different memory organizations. Intertask communication is specified by means of a shared memory structure that assures collision avoidance and promotes energy savings through a dynamic clock gating triggering. We also introduce a Dynamic Core Freezing (DCF) technique, which boosts energy savings taking advantage of processor idle cycles during memory accesses. Moreover, the combination of the memory organizations enables the architecture to exploit easy task migration by means of the task context saving in the shared data memory. Moreover, we show the high-level simulator, based on the proposed architecture, created in order to extract the energy savings enabled with the clock gating and the DCF techniques. The simulator accepts as input execution trace files of Java applications, from which it generates a new file that contains the mapping of the instructions found in the trace file for different instruction classes. This way, we can model different processor architectures, using the mapping file to simulate the MPSoC. Also, the simulator enables us to experiment with different memory organizations to estimate their impact on the executed instructions, bus contention, and energy consumption. As case study we have modeled different versions of a Java processor in order to experiment with different execution patterns over different memory organizations. Experiments based on a synthetic application running on an MPSoC containing different versions of a Java processor show a large improvement in energy efficiency with a minimal area cost. Besides that, we also present experiments based on applications of the SPECjvm98 benchmark, which show the impact on the energy efficiency when we change the application type. Moreover, the experiments show a huge improvement in the energy efficiency when applying the DCF technique to the MPSoC memories.