SOUZA, Osvaldo de; CASTRO, Helano de Sousa. Metodologia para porte do sistema operacional LINUX para sistemas embarcados. 2007. 78f. Dissertação (Mestrado) - Universidade Federal do Ceará, Programa de Pós-Graduação em Engenharia de Teleinformática, Fortaleza, 2007. / Submitted by Lidya Silva (nagylla.lidya@gmail.com) on 2016-07-21T18:23:16Z No. of bitstreams: 1 2007_dis_osouza.pdf: 947735 bytes, checksum: 7e9a83068dadae0c7e247ec7883cd3fc (MD5) / Approved for entry into archive by Márcia Araújo (marcia_m_bezerra@yahoo.com.br) on 2016-08-09T17:33:34Z (GMT) No. of bitstreams: 1 2007_dis_osouza.pdf: 947735 bytes, checksum: 7e9a83068dadae0c7e247ec7883cd3fc (MD5) / Made available in DSpace on 2016-08-09T17:33:34Z (GMT). No. of bitstreams: 1 2007_dis_osouza.pdf: 947735 bytes, checksum: 7e9a83068dadae0c7e247ec7883cd3fc (MD5) Previous issue date: 2007 / Embedded system development frequently uses the “trial and error” approach for Operating System (OS) porting, resulting in incomplete or inconsistent porting. In this work, we present a pioneer work addressing this issue. We propose a complete method for detecting OS parts that should be adjusted in order to port the OS into a new hardware platform. The proposed method combines information from the OS source-code and peculiarities of the new hardware platform, resulting in: a complete list of source-codes that must be adjusted; the interdependence between these source-codes; the priority order of modifications for each source-code; and an effort-based schedule to help planning the modifications. In addition, we propose an algorithm dealing with source-code’s cyclic references. Finally, we present a study-case based on an application developed according the proposed method. / Em projetos de desenvolvimento de sistemas embarcados normalmente adota-se uma abordagem de “tentativa e erro” nas atividades relacionadas ao porte do sistema operacional (SO), resultando em um porte incompleto ou inconsistente. Nesta pesquisa apresenta-se um trabalho original onde se propõe uma solução para esta abordagem através de uma metodologia completa para a detecção das partes do SO que devem ser ajustadas de forma que o SO seja portado para a nova plataforma de hardware. A metodologia proposta combina as informações do código-fonte do SO e as particularidades do novo hardware, resultando em: uma lista completa do código-fonte que deve ser ajustado; a interdependência entre estes códigos-fonte; a ordem de prioridade de modificação para cada código-fonte; e um cronograma baseado em esforço, para auxiliar o planejamento das modificações. Adicionalmente, propõe-se um algoritmo para a resolução de referências cíclicas em arquivos de código-fonte. Por fim, é apresentado um estudo de caso baseado em uma aplicação desenvolvida segundo a metodologia proposta.

PEREIRA, Mário Wilson Paiva. Arquitetura de hardware para monitor de UTI segundo padrão IEEE 1451: uma prova de conceito. 2017. 125 f. Dissertação (Mestrado em Engenharia de Teleinformática)–Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2017. / Submitted by Renato Vasconcelos (ppgeti@ufc.br) on 2017-11-17T18:30:25Z No. of bitstreams: 1 2017_dis_mwppereira.pdf: 12636405 bytes, checksum: 9101596c0294db74704566e056987670 (MD5) / Rejected by Marlene Sousa (mmarlene@ufc.br), reason: Prezado Mário Wilson: Existe uma orientação para que normalizemos as dissertações e teses da UFC, em suas paginas pré-textuais e lista de referencias, pelas regras da ABNT. Por esse motivo, sugerimos consultar o modelo de template, para ajudar nesta tarefa, disponível em: http://www.biblioteca.ufc.br/educacao-de-usuarios/templates/ Vamos agora as correções sempre de acordo com o template: 1. Na capa inicia-se na margem superior da folha/página com todas as informações centralizadas, em letras maiúsculas, em negrito, fonte tamanho 12 e espaço 1,5 entre linhas. Falta colocar o Centro de Tecnologia no alto da folha 2. Na folha de rosto (que segue a capa) nenhuma informação fica em negrito e o título deve ser todo em maiúsculo. O texto que apresenta a submissão de sua dissertação está transcrito no template. Favor alterar. 3. Na folha de aprovação o tamanho da fonte do titulo está maior que 12, nenhuma informação fica em negrito. Nessa folha não deve constar nem local, nem data. 4. A dedicatória deve iniciar abaixo do meio da folha com recuo de 8 cm da margem esquerda. O texto deve ser apresentado em tamanho 12, justificado, espaço entre linhas 1,5. 5. A palavra AGRADECIMENTOS deve ficar em negrito. 6. Epígrafe: Elemento opcional. Citação, seguida da indicação de autoria, relacionada com o tema do trabalho, expressa em folha/página distinta. Inicia-se abaixo do meio da folha, com recuo de 8 cm da margem esquerda. O texto deve ser digitado em tamanho 12, espaço 1,5 entre linhas, justificado, e entre aspas. 7. Troque a palavra Lista de ilustrações por LISTA DE FIGURAS (use maiúscula e negrito), já que vc optou em utilizar as tabelas separadas. O termo Lista de Ilustrações só deve ser usado quando juntar todas as tabelas em uma só. 8. As LISTAS DE TABELAS, ABREVIATURAS E SÍMBOLOS devem ficar em negrito. 9. No sumário os APÊNDICES e ANEXOS não são numerados, do mesmo modo que as REFERÊNCIAS. 10 Na lista de referencias, retire a informação, que está no final de cada obra citada, do numero de vezes que o autor foi citado em seu trabalho. Quando citar documentos consultados online, colocar autor. título. disponível em: <endereço eletrônico> Acesso em: data (dia, mes e ano). Corrigir em toda a lista. on 2017-11-20T13:21:38Z (GMT) / Submitted by Renato Vasconcelos (ppgeti@ufc.br) on 2017-11-29T12:30:37Z No. of bitstreams: 1 2017_dis_mwppereira.pdf: 13047402 bytes, checksum: f3860047ffbca14a78358f0c384dfb3d (MD5) / Rejected by Marlene Sousa (mmarlene@ufc.br), reason: Prezado Mário Wilson: Vc realizou quase todas as alterações, mas falta ainda, sempre de acordo com template disponível em: http://www.biblioteca.ufc.br/educacao-de-usuarios/templates/ 3. Na folha de aprovação os membros da banca não podem ir para a outra folha. Você pode fazer a opção de dividir um lado do outro. Ex. ________________________________ ________________________________ _________________________________ _______________________________ _________________________________ _______________________________ 10. Na lista de referencias, o título não fica em caixa alta, apenas a primeira letra e siglas se houver. Ex. ANAHP. Observatório 2015. GARCIA, W. L. C. Teds-easy - descricão automática de transducer electronic data sheet MARCONDES, A. Desenvolvimento de protótipo de gravador de TEDS e de etiqueta eletrônica TEDS PRIYA, M. et al. Embedded based wireless ICU monitoring system ROSSI, S. R.; RODRIGUES DA SILVA, A. C.; SANTOS FILHO, T. A. D. IEEE 1451.2- based sensor system with JAVA-TEDS software Tool TESTER, S. N. C. et al. An IEEE 1451 TEDS compiler and serial network compliance tester. Att. Marlene 3366-9620 on 2017-11-29T17:00:56Z (GMT) / Submitted by Renato Vasconcelos (ppgeti@ufc.br) on 2017-12-01T14:14:36Z No. of bitstreams: 1 2017_dis_mwppereira.pdf: 13128245 bytes, checksum: f6b50d91d6917b0407cfdedeba21bf03 (MD5) / Approved for entry into archive by Marlene Sousa (mmarlene@ufc.br) on 2017-12-01T16:28:19Z (GMT) No. of bitstreams: 1 2017_dis_mwppereira.pdf: 13128245 bytes, checksum: f6b50d91d6917b0407cfdedeba21bf03 (MD5) / Made available in DSpace on 2017-12-01T16:28:19Z (GMT). No. of bitstreams: 1 2017_dis_mwppereira.pdf: 13128245 bytes, checksum: f6b50d91d6917b0407cfdedeba21bf03 (MD5) Previous issue date: 2017-07-28 / This work presents the development of a hardware architecture for ICU monitors, combining design stages of embedded systems, biomedical instrumentation, intelligent sensors and the IEEE 1451 protocol. The method used defines operational requirements, system decomposition into modules, architecture definition and implementation using commercial development platforms. The entire process is based on national and international standards and protocols, seeking to design the system within the constraints of a product and validate the concept through printed circuit board prototypes. The proposed architecture establishes a network of intelligent biomedical sensors, called STIM, controlled by a central node, called NCAP. The use of this architecture provides modular, self-configuring, easy-to-maintain, plug and play sensors with standardized communication and data interface. The work also describes the process of creating electronic data sheets of the STIMs, called TEDS, which contain the operation characteristics of each smart sensor. / Este trabalho apresenta o desenvolvimento de uma arquitetura de hardware para moni- tores de UTI combinando etapas do projeto de sistemas embarcados, instrumentação biomédica, sensores inteligentes e o protocolo IEEE 1451. A metodologia empregada define requisitos operacionais, decomposição do sistema em módulos, definição da arquitetura e implementação utilizando plataformas de desenvolvimento comerciais. Todo o processo é baseado em normas e protocolos de órgãos nacionais e internacionais procurando projetar o sistema dentro das restrições de um produto e validar o conceito por meio de protótipos em placas de circuito impresso. A arquitetura proposta estabelece uma rede de sensores biomédicos inteligentes, denominados STIM, controlados por um elemento cental, denominado NCAP. A utilização desta arquitetura proporciona sensores modulares, autoconfiguráveis, de fácil manutenção, plug and play, com interface de comunicação e dados padronizados. O trabalho também descreve o processo de criação de folhas de dados eletrônicas dos STIMs, denominadas TEDS, que contêm as características de operação de cada sensor inteligente.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia de Automação e Sistemas, Florianópolis, 2017. / Made available in DSpace on 2018-01-23T03:18:22Z (GMT). No. of bitstreams: 1 349539.pdf: 4571627 bytes, checksum: 40ceff0ae655ec66616e70aa7d5b36b4 (MD5) Previous issue date: 2017 / Este trabalho apresenta a implementação de uma estrutura de controle em cascata, muito utilizada em sistemas que possuem dois laços de controle com diferentes constantes de tempo e acesso ao sinal intermediário. O sistema de controle proposto é implementado em um hardware de alto desempenho, o myRIO, que possui um arranjo de portas programável em campo (FPGA) customizável e um processador que trabalha com um sistema operacional de tempo real, garantindo confiabilidade e determinismo ao sistema. Na malha interna da estrutura em cascata, é aplicado um controlador proporcional-integral (PI) implementado em FPGA e, na malha externa, é aplicado um controlador preditivo generalizado (GPC) implementado para execução no sistema operacional de tempo real do myRIO. A estrutura de controle foi desenvolvida de maneira que possa ser aplicada em diferentes sistemas monovariáveis, contudo foi escolhida uma planta de laboratório de controle de velocidade e corrente de um motor de corrente contínua como estudo de caso. Os resultados experimentais validaram a implementação em ambas as camadas. O período de amostragem que foi alcançado na implementação do PI no FPGA foi inferior a 10 µs e o período de amostragem da implementação do GPC no sistema operacional de tempo real foi de 13 ms (valor do tempo máximo observado), com período médio de execução inferior a 5 ms. / Abstract : This work presents the implementation of a cascade control structure, widely used in systems that have two control loops with different time constants and access to the intermediate signal. The proposed control system is implemented in a high performance hardware, myRIO, wich has a customizable field programmable gate array (FPGA) and a processor that works with a real-time operating system, guaranteeing reliability and determinism to the system. In the internal loop of the cascade structure, a proportional-integral controller (PI) implemented in FPGA is applied and, in the external loop, a generalized predictive controller (GPC) is implemented for execution in the real-time operating system of myRIO. The control structure was developed in a way that it can be applied to different monovariable systems, however a laboratory plant that consists of the control of speed and current of a direct current motor was used as a case study. The experimental results validated the implementation in both layers. The sampling period that was achieved in the implementation of the PI FPGA-embedded was less than 10 µs and the sampling period for GPC implementation in the real-time operating system was 13 ms (maximum observed value), with average execution period of less than 5 ms.

Partículas radioativas, ao atingirem o hardware dos sistemas computacionais, podem resultar em comportamentos inesperados durante a execução de um software. Tais comportamentos inesperados podem persistir por toda a vida útil do sistema ou podem ter uma duração limitada. Nesse último caso, temos o que chamamos de falhas transientes. Falhas transientes podem fazer com que as instruções do programa executem em uma sequência incorreta, o que chamamos de erros de fluxo de controle (Control-flow errors - CFEs). Estudos mostram que entre 33% e 77% das falhas transientes que afetam o hardware se manifestam como erros de fluxo de controle, dependendo do tipo do processador. Se o sistema não realizar nenhuma verificação em tempo de execução, um erro de fluxo de controle pode não ser detectado, o que pode resultar em uma execução incorreta do programa. Sistemas projetados para aplicações de baixo custo voltados para sistemas embarcados, onde os custos e desempenho são os fatores principais, utilizam técnicas baseadas em software para aumentar a confiabilidade do sistema. As técnicas baseadas em software para detecção de CFEs são conhecidas como signature monitoring ou signature checking. Essas técnicas introduzem código extra em todos os blocos básicos do programa com a finalidade de detectar os CFEs. Esse código extra implica em overhead, que pode ter uma grande variação dependendo da técnica utilizada. Na tentativa de minimizar o overhead imposto pelas técnicas de detecção de CFEs, neste trabalho foi desenvolvida a técnica de detecção e proteção de blocos básicos suscetíveis através da análise sistemática de single bit-flip. O objetivo da técnica é detectar os blocos básicos suscetíveis do programa através da análise sistemática de single bit-flip e proteger apenas esses blocos básicos. A técnica foi avaliada em termos de sua taxa de cobertura de falhas e desempenho. Para avaliar a taxa de cobertura falhas foram realizadas várias campanhas de injeção de falhas nos programas da suíte de benchmarks Mibench. A avaliação de desempenho foi feita com base na quantidade de instruções de máquina executadas pelos benchmarks, comparando quantidade de instruções antes e depois da utilização da técnica detecção e proteção de blocos básicos suscetíveis. Os resultados dos experimentos mostram que é possível reduzir em até 27,93% a quantidade de blocos básicos protegidos e ao mesmo tempo manter uma alta taxa de cobertura de falhas. Porém, em termos de desempenho, o ganho não ficou na mesma proporção da quantidade de blocos básicos não protegidos, ficando abaixo do esperado. / Radioactive particles hitting the hardware of computer systems may result in unexpected behavior during software execution. Such unexpected behavior may persist for the lifetime of the system or may have a limited duration. In the latter case, we have what is called a transient fault. Transient faults may cause the program instructions to execute in an incorrect sequence. This incorrect sequence is called a control flow error (CFE). Research show that between 33% to 77% of transient faults manifest themselves as CFEs, depending on the type of the processor. If the system does not perform any verification at runtime, a control flow error may be not detected, which can result in incorrect program execution. Systems projected to low-cost embedded applications, where cost and performance are the main factors, use software based techniques to improve system reliability. Software based techniques to detect CFEs are known as signature monitoring or signature checking. These techniques insert extra code in each basic block of the program in order to detect CFEs. This extra code add an undesirable overhead in the program, which can have large variation depending on the technique used. In the attempt to minimize the overhead added by CFEs detection techniques, this work developed a technique of detection and protection of susceptible basic blocks through systematic bit-flip analysis. The purpose of this technique is to detect the susceptible basic blocks of the program through the systematic bit-flip analysis and to protect only these basic blocks. The technique was evaluated based on its fault coverage rate and performance. To evaluate the fault coverage rate a fault injection campaing was performed in the programs of the Mibench benchmark suite. The performance evaluation was based in the number of instruction executed by each benchmark, comparing the number of instructions before and after the use of the proposed technique. The experimental results show that is possible to reduce up to 27,93% the amount of protected basic blocks, while keeping a high faults coverage hate. However, in terms of performance, the gain was not in the same proportion, being lower than expected.

Sistemas embarcados, em especial aqueles utilizados em robótica, apresentam, em sua estrutura, uma multiplicidade de dispositivos que resultam em uma arquitetura bastante heterogênea e bem distribuída. Para auxiliar na resolução dessa complexidade inerente, este trabalho resgata os conceitos de frameworks, buscando na sua integração e modelo conceitual, desenvolver um conjunto de ferramentas que gerencia a mediação entre sistemas embarcados e demais aplicações de software, fornecendo bibliotecas e componentes reutilizáveis para aplicações na robótica. Propõe-se utilizar framework e middleware de sistemas open-source para integração entre a plataforma de software e hardware. Um dos objetivos do projeto é criar um framework multi-plataforma com diferentes tipos de serviços para o de desenvolvimento de aplicações no campo da robótica. O projeto tem como estudo de caso sistemas embarcados aplicados em robótica móvel e tecnologia assistiva. / Embedded systems, especially those used in robotics, present in its structure, a plurality of devices that result in a very heterogeneous and well distributed architecture. To help resolve this inherent complexity, the work rescues the concepts of frameworks, seeking their integration and conceptual model, develop a set of tools that manage to mediate between embedded systems and other of software applications, providing reusable libraries and components for applications in robotics. It is proposed to use framework and middleware systems open source for integration between the platform software and hardware. One of the project objectives is to create a multi-platform framework with different types of services, considering the programming and compatibility with hardware for the development of applications in the field of robotics. The project’s case study developing embedded applied in mobile and Assistive Technology robotics.

O elevado custo de manutenção nos ambientes industriais motivou pesquisas de novas técnicas para melhorar as ações de reparos. Com a evolução tecnológica, principalmente da eletrônica, que proporcionou o uso de sistemas embarcados para melhorar as atividades de manutenção, estas agregaram inteligência e evoluíram para uma manutenção pró-ativa. Através de ferramentas de processamento de sinais, inteligência artificial e tolerância a falhas, surgiram novas abordagens para os sistemas de monitoramento a serviço da equipe de manutenção. Os ditos sistemas de manutenção inteligente, cuja tarefa é realizar testes em funcionamento (on-line) nos equipamentos industriais, promovem novos modelos de confiabilidade e disponibilidade. Tais sistemas são baseados nos conceitos de tolerância a falhas, e visam detectar, diagnosticar e predizer a ocorrência de falhas. Deste modo, fornece-se aos engenheiros de manutenção a informação antecipada do estado de comportamento do equipamento antes mesmo deste manifestar uma falha, reduzindo custos, aumentando a vida útil e tornando previsível o reparo. Para o desenvolvimento do sistema de manutenção inteligente objeto deste trabalho, foram estudadas técnicas de inteligência artificial (redes neurais artificiais), técnicas de projeto de sistemas embarcados e de prototipação em plataformas de hardware. No presente trabalho, a rede neural Mapas Auto-Organizáveis foi adotada como ferramenta base para detecção e diagnóstico de falhas. Esta foi prototipada numa plataforma de sistema embarcado baseada na tecnologia FPGA (Field Programmable Gate Array). Como estudo de caso, uma válvula elétrica utilizada em dutos para transporte de petróleo foi definida como aplicação alvo dos experimentos. Através de um modelo matemático, um conjunto de dados representativo do comportamento da válvula foi simulado e utilizado como entrada do sistema proposto. Estes dados visam o treinamento da rede neural e visam fornecer casos de teste para experimentação no sistema. Os experimentos executados em software validaram o uso da rede neural como técnica para detecção e diagnóstico de falhas em válvulas elétricas. Por fim, também realizou-se experimentos a fim de validar o projeto do sistema embarcado, comparando-se os resultado obtidos com este aos resultados obtidos a partir de testes em software. Os resultados revelam a escolha correta do uso da rede neural e o correto projeto do sistema embarcado para desempenhar as tarefas de detecção e diagnóstico de falhas em válvulas elétricas. / The high costs of maintenance in industrial environments have motivated research for new techniques to improve repair activities. The technological progress, especially in the electronics field, has provided for the use of embedded systems to improve repair, by adding intelligence to the system and turning the maintenance a proactive activity. Through tools like signal processing, artificial intelligence and fault-tolerance, new approaches to monitoring systems have emerged to serve the maintenance staff, leading to new models of reliability and availability. The main goal of these systems, also called intelligent maintenance systems, is to perform in-operation (on-line) test of industrial equipments. These systems are built based on fault-tolerance concepts, and used for the detection, the diagnosis and the prognosis of faults. They provide the maintenance engineers with information on the equipment behavior, prior to the occurrence of failures, reducing maintenance costs, increasing the system lifetime and making it possible to schedule repairing stops. To develop the intelligent maintenance system addressed in this dissertation, artificial intelligence (neural networks), embedded systems design and hardware prototyping techniques were studied. In this work, the neural network Self-Organizing Maps (SOM) was defined as the basic tool for the detection and the diagnosis of faults. The SOM was prototyped in an embedded system platform based on the FPGA technology (Field Programmable Gate Array). As a case study, the experiments were performed on an electric valve used in a pipe network for oil transportation. Through a mathematical model, a data set representative of the valve behavior was obtained and used as input to the proposed maintenance system. These data were used for neural network training and also provided test cases for system monitoring. The experiments were performed in software to validate the chosen neural network as the technique for the detection and diagnosis of faults in the electrical valve. Finally, experiments to validate the embedded system design were also performed, so as to compare the obtained results to those resulting from the software tests. The results show the correct choice of the neural network and the correct embedded systems design to perform the activities for the detection and diagnosis of faults in the electrical valve.

A complexidade dos sistemas embarcados está crescendo devido à agregação de funcionalidades em um único dispositivo eletrônico e a heterogeneidade de comportamento das aplicações que compõe estas funcionalidades agrava este cenário. Atualmente, os projetistas de processadores estão buscando outro paradigma de computação para ser empregado neste tipo de dispositivo. A aceleração da execução dos processadores Superescalares está estagnada, a extração do paralelismo no modelo Von- Neumann está chegando ao limite teórico. Arquiteturas Dataflow são uma possível solução para este problema, entretanto a área disponível em silício da tecnologia atual não comporta a implementação deste tipo de arquitetura. Arquiteturas reconfiguráveis aparecem como uma solução viável para a exploração de um alto nível de paralelismo, sendo factível a implementação deste tipo de arquitetura nas atuais tecnologias CMOS. Entretanto, a inserção do hardware reconfigurável ocasiona uma elevação na área ocupada e, conseqüentemente, na potência consumida. É neste cenário que este trabalho se insere. Uma arquitetura reconfigurável foi escolhida como estudo de caso, sendo acoplada a um processador MIPS R3000. Além disto, foi desenvolvida uma ferramenta que, automaticamente, constrói um hardware otimizado através da exploração de recursos necessários para obter o máximo grau de paralelismo da execução de um conjunto de aplicações. O acoplamento desta ferramenta com a técnica de tradução binária utilizada nesta arquitetura reconfigurável provê uma exploração estática/dinâmica. Estática pelo ponto de vista de construção de uma nova unidade reconfigurável otimizada em área antes da fabricação do chip. Dinâmica devido a adaptabilidade da execução do tradutor binário, após a fabricação da unidade otimizada gerada pela ferramenta, a unidade otimizada alcança as mesmas acelerações demonstradas na unidade não otimizada com uma menor área ocupada e potência consumida. Além disto, neste trabalho é demonstrado o impacto na potência consumida pelo sistema fornecido por uma técnica de desligamento de blocos da unidade funcional reconfigurável. Assim, as explorações da área e do consumo de potência demonstraram ser factível a inserção da arquitetura reconfigurável proposta em um dispositivo embarcado. / Nowadays, the large amount of complex and heterogeneous functionalities that are found on a single embedded device has driven designers to create novel solutions to increase the performance of embedded processors and, at the same time, maintain power dissipation as low as possible. While the instruction level parallelism exploitation is reaching the theoretical limit, Dataflow architectures are seen as a reasonable proposal to solve this problem. However, even for near future CMOS technologies, the price to pay for using such architectures is still too high. Reconfigurable architectures could be a possible solution to explore higher-levels of parallelism, and their deployment on current CMOS technologies is feasible. However, the fusion of a reconfigurable hardware with a general-purpose processor still implies in a high area overhead, besides the elevated power consumption. The proposal of this work is to couple static and dynamic techniques to achieve a low-power, high performance reconfigurable architecture that can show speed ups for several heterogeneous applications with the minimum possible area overhead. At design time, the static exploitation produces a new reconfigurable unit optimized in area. Thanks to the proposed dynamic reconfiguration mechanism, the optimized reconfigurable unit provides acceleration and low power dissipation, adapting to the different degrees of parallelism available in the application, and accelerating applications not foreseen at design time.

Nesse trabalho é apresentada uma arquitetura que habilita a geração de MPSoCs (Multiprocessors Systems-on-Chip) heterogêneos escaláveis, baseados em barramento, suportando ainda o uso de diferentes organizações de memória. A comunicação entre as tarefas é especificada por meio de uma estrutura de memória compartilhada, que evita colisões e promove ganhos energéticos através do disparo dinâmico de clock gating. Também é introduzida a técnica DCF (Dynamic Core Freezing), que incrementa a eficiência energética do MPSoC tirando proveito dos ciclos ociosos dos processadores durante os acessos à memória. Mais, a combinação das organizações de memória propostas habilita a exploração de migração de tarefas na arquitetura proposta, por meio da troca de contexto das tarefas na memória compartilhada. Além disso, é mostrado o simulador de alto-nível, baseado na arquitetura proposta, criado com o propósito de extrair os ganhos energéticos propiciados com o uso do clock gating e da técnica DCF. O simulador aceita como entrada arquivos de trace de execução de aplicações Java, com os quais ele gera um novo arquivo contendo o mapeamento das instruções encontradas nos arquivos de trace para diferentes classes de instrução. Dessa forma, podem ser modeladas diferentes arquiteturas de processadores, usando o arquivo com o mapeamento para simular o MPSoC. Mais, o simulador habilita ainda a exploração das diferentes organizações de memória da arquitetura proposta, de maneira que se pode estimar o seu impacto no número de instruções executadas, contenções no barramento, e consumo energético. Experimentos baseados em uma aplicação sintética, executando em um MPSoC composto por diferentes versões de um processador Java mostram um grande aumento na eficiência energética com um custo mínimo em área. Além disso, também são apresentados experimentos baseados em aplicações do benchmark SPECjvm98, que mostram o impacto causado na eficiência energética quando o tipo de aplicação é alterado. Mais, os experimentos mostram drásticos ganhos energéticos obtidos com a aplicação da técnica DCF sobre as memórias do MPSoC. / In this work we present an architecture that enables the generation of bus-based, scalable heterogeneous Multiprocessor Systems-on-Chip (MPSoCs), supporting different memory organizations. Intertask communication is specified by means of a shared memory structure that assures collision avoidance and promotes energy savings through a dynamic clock gating triggering. We also introduce a Dynamic Core Freezing (DCF) technique, which boosts energy savings taking advantage of processor idle cycles during memory accesses. Moreover, the combination of the memory organizations enables the architecture to exploit easy task migration by means of the task context saving in the shared data memory. Moreover, we show the high-level simulator, based on the proposed architecture, created in order to extract the energy savings enabled with the clock gating and the DCF techniques. The simulator accepts as input execution trace files of Java applications, from which it generates a new file that contains the mapping of the instructions found in the trace file for different instruction classes. This way, we can model different processor architectures, using the mapping file to simulate the MPSoC. Also, the simulator enables us to experiment with different memory organizations to estimate their impact on the executed instructions, bus contention, and energy consumption. As case study we have modeled different versions of a Java processor in order to experiment with different execution patterns over different memory organizations. Experiments based on a synthetic application running on an MPSoC containing different versions of a Java processor show a large improvement in energy efficiency with a minimal area cost. Besides that, we also present experiments based on applications of the SPECjvm98 benchmark, which show the impact on the energy efficiency when we change the application type. Moreover, the experiments show a huge improvement in the energy efficiency when applying the DCF technique to the MPSoC memories.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

Esta dissertação apresenta o framework DynamicML para o desenvolvimento de aplicações (sistemas supervisórios) dinâmicas para telefones celulares. A proposta é que o aplicativo seja criado usando a linguagem DynamicML; assim, através deste arquivo, que é enviado ao dispositivo móvel (com o framework previamente instalado), este é então interpretado e, finalmente, a aplicação gerada. Além disso, a qualquer momento o arquivo de configuração pode ser alterado e isso se refletirá imediatamente na aplicação. Assim, torna-se possível a adaptação/evolução de aplicações na plataforma Java ME em tempo de execução, além de proporcionar uma maneira de desenvolver aplicações de forma rápida, e com qualidade; abstraindo do desenvolvedor a maior parte da complexidade de programação. A fim de permitir maior portabilidade nos celulares atuais, a proposta é implementada usando Java ME (Java Micro Edition) tendo como principal alvo a configuração CLDC (a mais difundida nos aparelhos atuais), mas que também é suportada na configuração CDC. Existem vários esforços para permitir o carregamento de componentes em tempo de execução na plataforma Java ME: alguns têm como alvo a configuração CDC, e consequentemente exigem hardware avançado e/ou específico; outros têm propostas que exigem um enorme esforço de desenvolvimento, exigindo uma implementação para cada plataforma alvo. A principal vantagem deste trabalho está no uso da DynamicML como uma metalinguagem para a descrição de aplicações, o que torna possível gerar a aplicação dinamicamente. Dessa forma, não é necessária nenhuma biblioteca extra (indisponível na maioria dos aparelhos) e nem o desenvolvimento de uma solução para cada plataforma alvo. A validação da proposta foi realizada através do desenvolvimento de um protótipo aplicado a três casos de uso nas áreas de automação residencial e supervisão industrial. O protótipo consiste num sistema para celulares usando o framework, e uma arquitetura web para interagir com os sistemas supervisionados e simular o funcionamento do conjunto para demonstração. / This dissertation presents the DynamicML, a framework for developing dynamic applications (supervisory systems) for mobile phones. The proposal is that the application is created using the DynamicML language, so through this file, which is sent to the mobile device (pre-installed with the framework), is then interpreted and, finally, the application is generated. Also, the configuration file may be changed at any time and this will immediately reflect on the application. Thus, it becomes possible adaptation/evolution of applications at runtime on the Java ME platform, while providing a way to quickly develop applications, with quality; and abstracting most of the complexity of programming from the developer. In order to allow greater portability in the today cell phones, the proposal is implemented using the Java ME (Java Micro Edition) having as the primary target the CLDC configuration (the most widespread in the current devices), but that is also supported in the CDC configuration. There are several efforts to allow the loading of components at runtime in Java ME platform: some are targeted to the CDC configuration, and consequently require advanced and/or specific hardware, others have proposals requiring a huge development effort, requiring one implementation for each target platform. The main advantage of this research is the use of DynamicML as a metalanguage for describing applications, which makes it possible to dynamically build the application. Thus, there is no need for extra library (not available on most devices) and even the development of a solution for each target platform. The validation of the proposal was done by developing a prototype applied to three use cases in the fields of residential automation and industrial supervision. The prototype consists of a system for mobile phones using the framework, and a web architecture to interact with the supervised systems and simulate the operation of the set for demonstration.