La complexité des systèmes embarqués et des applications impose des besoins croissants en puissance de calcul et de consommation énergétique. Couplé au rendement en baisse de la technologie, le monde académique et industriel est toujours en quête d'accélérateurs matériels efficaces en énergie. L'inconvénient d'un accélérateur matériel est qu'il est non programmable, le rendant ainsi dédié à une fonction particulière. La multiplication des accélérateurs dédiés dans les systèmes sur puce conduit à une faible efficacité en surface et pose des problèmes de passage à l'échelle et d'interconnexion. Les accélérateurs programmables fournissent le bon compromis efficacité et flexibilité. Les architectures reconfigurables à gros grains (CGRA) sont composées d'éléments de calcul au niveau mot et constituent un choix prometteur d'accélérateurs programmables. Cette thèse propose d'exploiter le potentiel des architectures reconfigurables à gros grains et de pousser le matériel aux limites énergétiques dans un flot de conception complet. Les contributions de cette thèse sont une architecture de type CGRA, appelé IPA pour Integrated Programmable Array, sa mise en œuvre et son intégration dans un système sur puce, avec le flot de compilation associé qui permet d'exploiter les caractéristiques uniques du nouveau composant, notamment sa capacité à supporter du flot de contrôle. L'efficacité de l'approche est éprouvée à travers le déploiement de plusieurs applications de traitement intensif. L'accélérateur proposé est enfin intégré à PULP, a Parallel Ultra-Low-Power Processing-Platform, pour explorer le bénéfice de ce genre de plate-forme hétérogène ultra basse consommation. / Emerging trends in embedded systems and applications need high throughput and low power consumption. Due to the increasing demand for low power computing and diminishing returns from technology scaling, industry and academia are turning with renewed interest toward energy efficient hardware accelerators. The main drawback of hardware accelerators is that they are not programmable. Therefore, their utilization can be low is they perform one specific function and increasing the number of the accelerators in a system on chip (SoC) causes scalability issues. Programmable accelerators provide flexibility and solve the scalability issues. Coarse-Grained Reconfigurable Array (CGRA) architecture consisting of several processing elements with word level granularity is a promising choice for programmable accelerator. Inspired by the promising characteristics of programmable accelerators, potentials of CGRAs in near threshold computing platforms are studied and an end-to-end CGRA research framework is developed in this thesis. The major contributions of this framework are: CGRA design, implementation, integration in a computing system, and compilation for CGRA. First, the design and implementation of a CGRA named Integrated Programmable Array (IPA) is presented. Next, the problem of mapping applications with control and data flow onto CGRA is formulated. From this formulation, several efficient algorithms are developed using internal resources of a CGRA, with a vision for low power acceleration. The algorithms are integrated into an automated compilation flow. Finally, the IPA accelerator is augmented in PULP - a Parallel Ultra-Low-Power Processing-Platform to explore heterogeneous computing.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

Recently an effective usage of the chip area plays an essential role for System-on-Chip (SOC) designs. Nowadays on-chip memories take up more than 50%of the total die-area and are responsible for more than 40% of the total energy consumption. Cache memory alone occupies 30% of the on-chip area in the latest microprocessors. This thesis project “System Level Exploration of RRAM for SRAM Replacement” describes a Resistive Random Access Memory (RRAM) based memory organizationfor the Coarse Grained Reconfigurable Array (CGRA) processors. Thebenefit of the RRAM based memory organization, compared to the conventional Static-Random Access Memory (SRAM) based memory organization, is higher interms of energy and area requirement. Due to the ever-growing problems faced by conventional memories with Dynamic Voltage Scaling (DVS), emerging memory technologies gained more importance. RRAM is typically seen as a possible candidate to replace Non-volatilememory (NVM) as Flash approaches its scaling limits. The replacement of SRAMin the lowest layers of the memory hierarchies in embedded systems with RRAMis very attractive research topic; RRAM technology offers reduced energy and arearequirements, but it has limitations with regards to endurance and write latency. By reason of the technological limitations and restrictions to solve RRAM write related issues, it becomes beneficial to explore memory access schemes that tolerate the longer write times. Therefore, since RRAM write time cannot be reduced realistically speaking we have to derive instruction memory and data memory access schemes that tolerate the longer write times. We present an instruction memory access scheme to compromise with these problems. In addition to modified instruction memory architecture, we investigate the effect of the longer write times to the data memory. Experimental results provided show that the proposed architectural modifications can reduce read energy consumption by a significant frame without any performance penalty.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

A vibroacustografia (VA) é uma técnica de imagem de alta resolução lateral (<0,7 mm), livre de speckles, não invasiva e que utiliza radiação não-ionizante, baseada no fenômeno de combinação não-linear de ondas de ultrassom (MHz) que gera uma região focal estreita de baixa frequência (kHz). Neste trabalho, propõe-se uma avaliação tridimensional baseada em imagens de VA da área descoberta de implantes, após o procedimento cirúrgico de artroplastia total de quadril (ATQ). A ATQ é uma técnica terapêutica de substituição de articulações do quadril por implantes, em pacientes com osteoartrose avançada. Atualmente, o acompanhamento pós-operatório é auxiliado pela análise de radiografia plana por raios-X. Contudo, esta técnica apresenta limitações na avaliação da estabilidade dos implantes, tais como: avaliação imprecisa da área, uma vez que, a radiografia plana trata o problema tridimensional como bidimensional; impossibilidade de visualização de algumas regiões do implante, devido ao sobreposicionamento das regiões numa imagem planar; restrição do uso de radiação ionizante na região da pelve em pacientes jovens. Devido à alta atenuação da onda de ultrassom incidindo sobre objetos densos, a VA pode ser ajustada para adquirir imagens relativas, principalmente, à superfície destes. Uma correção da topologia baseada na geometria do implante é apresentada, a fim de se avaliar com precisão a área superficial na representação tridimensional da imagem de VA. A correção da topologia baseada em aquisições em modo-B também é apresentada, sendo útil na avaliação da forma de ossos ou nos casos em que a forma do objeto estudado é desconhecida. Além disso, é apresentado um estudo numérico da utilização de transdutores matriciais reconfiguráveis (RCA, do inglês reconfigurable array) para a formação de feixe em VA. Um estudo paramétrico da seleção de abertura, número de canais, número de elementos, distância focal e parâmetros de varredura eletrônica do feixe é apresentado para demonstrar a viabilidade e avaliar o desempenho da imagem de VA utilizando o RCA. A função de espalhamento de ponto do sistema foi calculada com base em métodos de espectro angular usando a aproximação de Fresnel para fontes retangulares. Foram discutidas as vantagens de transdutores bidimensionais e RCA, e aspectos relacionados à importância clínica da implementação do RCA na VA, tais como resolução espacial, taxa de aquisição da imagem e implementação do RCA em máquinas comerciais. Conclui-se que: a aquisição de imagens por VA foi menos sensível ao ângulo de incidência das ondas de ultrassom do que por modo-B e apresentou alta resolução e alto contraste entre o osso e o implante, o que permitiu uma avaliação precisa da área exposta do implante; os transdutores RCA podem aprimorar a aquisição de imagens por VA, devido à sua resolução espacial similar à de transdutores confocais e à possibilidade de deflexão eletrônica do feixe (em inglês steering) nos planos de elevação e azimutal. / Vibro-acoustography (VA) is a high lateral resolution (<0.7 mm), speckle-free, non- ionizing and non-invasive image based on the nonlinear combination phenomenon of ultrasound waves (MHz) that generates a narrow focus region of low frequency (kHz). In this work, we propose a VA-based tridimensional evaluation of the exposed area of implants, after total hip arthroplasty (THA). THA is a therapeutic surgery procedure in which the hip joints are replaced by metal prostheses in patients with advanced osteoarthritis. Currently, the postoperative assessment of THA is performed by analyzing planar X-ray radiographies. However, this technique presents limitations in the implant stability evaluation such as: inaccurate evaluation of the area, since the planar radiography reduces the tridimensional problem into a two-dimensional one; problems in the visualization of some regions of the implants due to the superimposition of the regions; limitations of using ionizing radiation in the pelvis region of young patients. Due to the high attenuation of the ultrasound wave into objects of high density, the VA image can be set to mainly acquire the surface information. Topological correction based on the geometry of the implant is presented in order to accurately evaluate the surface area in tridimensional representation of the VA image. The topological correction based on B-mode slices is also presented and is useful in the evaluation of bone shape or in cases which the shape of the object is unknown. Furthermore, it is presented a numerical study of the use of reconfigurable arrays (RCA) for VA beam formation. A parametric study of the aperture selection, number of channels, number of elements, focal distance and steering parameters is presented in order to show the feasibility and evaluate the performance of VA imaging based on RCA. The point-spread function of the system is calculated based on angular spectrum methods using the Fresnel approximation for rectangular sources. Advantages of two-dimensional and RCA arrays and aspects related to clinical importance of the RCA implementation in VA such as spatial resolution, image frame-rate, and commercial machine implementation are discussed. It is concluded that: the VA image is less sensitive to the wave incident angle than B-mode; the VA image presents high-resolution and high-contrast between bone and implant, which allowed an accurate evaluation of the uncovered area; RCA transducers improve the VA acquisition by producing spatial resolution similar to confocal transducers, and due to the possibility of steering in elevation and azimuthal planes.

abstract: Coarse-grained Reconfigurable Arrays (CGRAs) are promising accelerators capable of accelerating even non-parallel loops and loops with low trip-counts. One challenge in compiling for CGRAs is to manage both recurring and nonrecurring variables in the register file (RF) of the CGRA. Although prior works have managed recurring variables via rotating RF, they access the nonrecurring variables through either a global RF or from a constant memory. The former does not scale well, and the latter degrades the mapping quality. This work proposes a hardware-software codesign approach in order to manage all the variables in a local nonrotating RF. Hardware provides modulo addition based indexing mechanism to enable correct addressing of recurring variables in a nonrotating RF. The compiler determines the number of registers required for each recurring variable and configures the boundary between the registers used for recurring and nonrecurring variables. The compiler also pre-loads the read-only variables and constants into the local registers in the prologue of the schedule. Synthesis and place-and-route results of the previous and the proposed RF design show that proposed solution achieves 17% better cycle time. Experiments of mapping several important and performance-critical loops collected from MiBench show proposed approach improves performance (through better mapping) by 18%, compared to using constant memory. / Dissertation/Thesis / Masters Thesis Computer Science 2016

A vibroacustografia (VA) é uma técnica de imagem de alta resolução lateral (<0,7 mm), livre de speckles, não invasiva e que utiliza radiação não-ionizante, baseada no fenômeno de combinação não-linear de ondas de ultrassom (MHz) que gera uma região focal estreita de baixa frequência (kHz). Neste trabalho, propõe-se uma avaliação tridimensional baseada em imagens de VA da área descoberta de implantes, após o procedimento cirúrgico de artroplastia total de quadril (ATQ). A ATQ é uma técnica terapêutica de substituição de articulações do quadril por implantes, em pacientes com osteoartrose avançada. Atualmente, o acompanhamento pós-operatório é auxiliado pela análise de radiografia plana por raios-X. Contudo, esta técnica apresenta limitações na avaliação da estabilidade dos implantes, tais como: avaliação imprecisa da área, uma vez que, a radiografia plana trata o problema tridimensional como bidimensional; impossibilidade de visualização de algumas regiões do implante, devido ao sobreposicionamento das regiões numa imagem planar; restrição do uso de radiação ionizante na região da pelve em pacientes jovens. Devido à alta atenuação da onda de ultrassom incidindo sobre objetos densos, a VA pode ser ajustada para adquirir imagens relativas, principalmente, à superfície destes. Uma correção da topologia baseada na geometria do implante é apresentada, a fim de se avaliar com precisão a área superficial na representação tridimensional da imagem de VA. A correção da topologia baseada em aquisições em modo-B também é apresentada, sendo útil na avaliação da forma de ossos ou nos casos em que a forma do objeto estudado é desconhecida. Além disso, é apresentado um estudo numérico da utilização de transdutores matriciais reconfiguráveis (RCA, do inglês reconfigurable array) para a formação de feixe em VA. Um estudo paramétrico da seleção de abertura, número de canais, número de elementos, distância focal e parâmetros de varredura eletrônica do feixe é apresentado para demonstrar a viabilidade e avaliar o desempenho da imagem de VA utilizando o RCA. A função de espalhamento de ponto do sistema foi calculada com base em métodos de espectro angular usando a aproximação de Fresnel para fontes retangulares. Foram discutidas as vantagens de transdutores bidimensionais e RCA, e aspectos relacionados à importância clínica da implementação do RCA na VA, tais como resolução espacial, taxa de aquisição da imagem e implementação do RCA em máquinas comerciais. Conclui-se que: a aquisição de imagens por VA foi menos sensível ao ângulo de incidência das ondas de ultrassom do que por modo-B e apresentou alta resolução e alto contraste entre o osso e o implante, o que permitiu uma avaliação precisa da área exposta do implante; os transdutores RCA podem aprimorar a aquisição de imagens por VA, devido à sua resolução espacial similar à de transdutores confocais e à possibilidade de deflexão eletrônica do feixe (em inglês steering) nos planos de elevação e azimutal. / Vibro-acoustography (VA) is a high lateral resolution (<0.7 mm), speckle-free, non- ionizing and non-invasive image based on the nonlinear combination phenomenon of ultrasound waves (MHz) that generates a narrow focus region of low frequency (kHz). In this work, we propose a VA-based tridimensional evaluation of the exposed area of implants, after total hip arthroplasty (THA). THA is a therapeutic surgery procedure in which the hip joints are replaced by metal prostheses in patients with advanced osteoarthritis. Currently, the postoperative assessment of THA is performed by analyzing planar X-ray radiographies. However, this technique presents limitations in the implant stability evaluation such as: inaccurate evaluation of the area, since the planar radiography reduces the tridimensional problem into a two-dimensional one; problems in the visualization of some regions of the implants due to the superimposition of the regions; limitations of using ionizing radiation in the pelvis region of young patients. Due to the high attenuation of the ultrasound wave into objects of high density, the VA image can be set to mainly acquire the surface information. Topological correction based on the geometry of the implant is presented in order to accurately evaluate the surface area in tridimensional representation of the VA image. The topological correction based on B-mode slices is also presented and is useful in the evaluation of bone shape or in cases which the shape of the object is unknown. Furthermore, it is presented a numerical study of the use of reconfigurable arrays (RCA) for VA beam formation. A parametric study of the aperture selection, number of channels, number of elements, focal distance and steering parameters is presented in order to show the feasibility and evaluate the performance of VA imaging based on RCA. The point-spread function of the system is calculated based on angular spectrum methods using the Fresnel approximation for rectangular sources. Advantages of two-dimensional and RCA arrays and aspects related to clinical importance of the RCA implementation in VA such as spatial resolution, image frame-rate, and commercial machine implementation are discussed. It is concluded that: the VA image is less sensitive to the wave incident angle than B-mode; the VA image presents high-resolution and high-contrast between bone and implant, which allowed an accurate evaluation of the uncovered area; RCA transducers improve the VA acquisition by producing spatial resolution similar to confocal transducers, and due to the possibility of steering in elevation and azimuthal planes.

Το αντικείμενο που πραγματεύεται η παρούσα διδακτορική διατριβή σχετίζεται με την ανάπτυξη βελτιστοποιητικών τεχνικών μεταγλώττισης για επαναπροσδιοριζόμενα ολοκληρωμένα συστήματα γενικού και ειδικού σκοπού. Στόχος είναι η βελτιστοποίηση της εκτέλεσης των εφαρμογών ως προς την ταχύτητα, την επιφάνεια ολοκλήρωσης και την κατανάλωση ισχύος. Αυτό επιτυγχάνεται με την εισαγωγή πρωτότυπων τεχνικών μεταγλώττισης αλλά και από την ανεύρεση βέλτιστων αρχιτεκτονικών. Η αυτοματοποίηση των μεθοδολογιών επιτυγχάνεται με την ανάπτυξη εργαλείων βελτιστοποίησης που υλοποιούν την μεθοδολογία μεταγλώττισης. Τα πειράματα έδειξαν γρήγορο προσδιορισμό βέλτιστων λύσεων και σημαντικές βελτιώσεις στην ταχύτητα, επιφάνεια ολοκλήρωσης και κατανάλωση ισχύος για μια σειρά από εφαρμογές ψηφιακής επεξεργασίας σήματος. / The research material that is presented in this PhD Phesis is related with developement of compilation techniques for reconfigurable systems and application specific integrated circuits. The objective is the optimization of the execution of the applications in terms of speed area and power consumption in these architectures. This is achieved by developing original compiling techniques and efficient architecture instances. Moreover, one of the fundamental objectives of this thesis is the automation of these techniques for fast solution determination. Experiments showed that applications are executed faster while keeping the area and power overhead low. The experiments are based on a set of Digital Signal Processing applications.