Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2016. / Made available in DSpace on 2016-09-20T04:52:02Z (GMT). No. of bitstreams: 1 339513.pdf: 5400520 bytes, checksum: a39771aa9d2c178cd0cc3b145f47c8fe (MD5) Previous issue date: 2016 / O crescente volume e complexidade de software sendo utilizado em aplicações embarcadas introduz novos desafios para verificação. Além disso, cada vez mais sistemas controlados por software são inseridos diariamente nas nossas vidas, criando novas formas de interação e trazendo preocupações gradativas quanto integridade. Esse cenário pode ser observado pelo recente número de padrões destinados a fornecer mecanismos de segurança funcional, como exemplos os padrões ISO 26262 na área automotiva, IEC 61513 na área de geração de energia e IEC 62304 na assistência médica. Percebe-se que muitos sistemas que antes não eram tratados como críticos, devem ser desenvolvidos e verificados de tal forma atualmente. Associado a esse ponto de vista técnico, o mercado atual demanda alta produtividade e reduzido time-to-market. Assim, são necessárias alternativas que forneçam suporte ao desenvolvimento de software embarcado, considerando verificação ainda em fases iniciais do projeto. É importante perceber que isso não é somente uma exigência do mercado, pois a quantidade de erros de implementação introduzidos é muito maior durante a programação dos dispositivos do que em fases de especificação e elaboração. Levando em conta essas características, este trabalho expõe uma metodologia de desenvolvimento de software embarcado voltado para verificação nas fases iniciais de projeto, considerando ferramentas e abordagens atuais. Por parte de desenvolvimento são consideradas plataformas virtuais de simulação do sistema, as quais fornecem suporte para desenvolvimento mesmo antes do hardware final estar disponível. Essas mesmas plataformas permitem simulação de software dependente de hardware através de camadas de isolamento e modelagem de periféricos. Como a criação de plataformas virtuais é uma tarefa árdua, a linguagem de descrição de arquiteturas ArchC é utilizada para fornecer suporte a implementação de simuladores de conjunto de instruções. Do ponto de vista de verificação são utilizados métodos estáticos (i.e., Model Checking), para exploração de erros de implementação e verificação funcional com propriedades temporais. No entanto, apesar dos recentes avanços em Model Checking, limitações com relação a complexidade podem comprometer a verificação de sistemas complexos. Nesses casos, simulações e testes do sistema são conduzidos, através de plataformas virtuais, para obter maior cobertura e estresse do sistema, além é claro de fornecer informações valiosas quanto ao seu comportamento. Como resultados é demonstrado: o desenvolvimento e a verificação de um modelo baseado no microcontrolador MSP430; dois cenários de verificação híbrida de um sistema de controle de injeção de combustível; uma plataforma virtual de simulação de um sistema de controle mecânico, considerando modelos físicos integrados; e por fim, a especificação, implementação e teste de um computador de bordo de um CubeSat, um sistema consideravelmente complexo, constituído de três unidades de processamento e com um sistema operacional de tempo real. Esses resultados servem como demonstração do potencial da metodologia e evidenciam a importância de verificação nas fases iniciais de projeto.<br> / Abstract: The growing size and complexity of software being used in embedded applications introduce new verification challenges. Moreover, software-controlled systems are being inserted more and more into our daily routines, causing new forms of interaction and producing frequently integrity concerns. This outline is noticeable in the recent number of standards intended to provide functional safety mechanisms, examples are the ISO 26262 standard in the automotive industry, IEC 61513 for power generation and IEC 62304 in health care. One can see that many systems that were not treated as critical before must be treated similarly in the current situation. Associated with this technical point of view, the current market demands high productivity and reduced time-to-market. Thus, alternatives are required to provide support for the development of embedded software, considering verification even in early design stages of the project. It is important to realize that this is not only a market demand, the amount of errors of implementation introduced during programming is much higher than in specification and conceptual design. Given these aspects, this work presents an embedded software development methodology, focused on early verification considering current tools and approaches. On the development point of view, full system simulation is achieved through virtual platforms, which provide support for the development even before the final hardware is accessible. These same platforms enable simulation of hardware dependent software on isolation layers and model of the system peripherals. As virtual platform development can be a daunting task, the ArchC architecture description language is used to support the implementation of the instruction set simulators. On the verification viewpoint, static methods (i.e., Model Checking) are used to explore implementation errors and functional verification with temporal properties. Despite recent advances in model checking, limitations on the complexity could jeopardize the verification of complex systems. In such cases, simulations and tests are conducted to achieve greater coverage and stress of the system, and of course to provide valuable information about its behavior. As results are presented: the development and verification of an Instruction set Simulator for the MSP430 microcontroller; two hybrid verification scenarios of a fuel injection control system; a virtual platform simulation of a mechanical control system, considering physical models of the process; and finally, the specification, implementation, and testing of an onboard computer of a CubeSat, a rather complex system consisting of three processing units and a real-time operating system. These results serve as a demonstration of the potential of the methodology and demonstrate the importance of verification in the early stages of design.

Dissertação (mestrado)—Universidade Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012. / Submitted by Gabriela Botelho (gabrielabotelho@bce.unb.br) on 2012-07-16T12:02:34Z No. of bitstreams: 1 2012_CAmiloSanchezFerreira.pdf: 16333857 bytes, checksum: c1be47325564206021d16c5cf59158a0 (MD5) / Rejected by Jaqueline Ferreira de Souza(jaquefs.braz@gmail.com), reason: Documento não está bloqueado on 2012-07-16T13:53:05Z (GMT) / Submitted by Gabriela Botelho (gabrielabotelho@bce.unb.br) on 2012-07-16T14:27:25Z No. of bitstreams: 1 2012_CamiloSanchezFerreira.pdf: 16324846 bytes, checksum: 47113bd5748b47767ebcd8e3ad3997bb (MD5) / Approved for entry into archive by Jaqueline Ferreira de Souza(jaquefs.braz@gmail.com) on 2012-07-17T13:48:05Z (GMT) No. of bitstreams: 1 2012_CamiloSanchezFerreira.pdf: 16324846 bytes, checksum: 47113bd5748b47767ebcd8e3ad3997bb (MD5) / Made available in DSpace on 2012-07-17T13:48:05Z (GMT). No. of bitstreams: 1 2012_CamiloSanchezFerreira.pdf: 16324846 bytes, checksum: 47113bd5748b47767ebcd8e3ad3997bb (MD5) / Atualmente, o mercado e a comunidade acadêmica têm requerido aplicações baseadas no processamento de imagens e vídeo com varias restrições de tempo real. Por outro lado, a detecção de objetos em movimento é uma etapa muito importante em aplicações de robótica móvel e segurança. Com o fim de encontrar um desenho alternativo que permita o rápido desenvolvimento de sistemas de detecção de movimento em tempo real, este trabalho propõe uma arquitetura hardware para a detecção de objetos em movimento baseada no algoritmo de subtração do fundo, sendo implementado em FPGAs (Field Programmable Gate Arrays). Para alcançar isto, foram executados os seguintes passos: (a) a imagem de fundo (em níveis de cinza) é armazenada em uma memoria SRAM externa, (b) é aplicada uma etapa de filtragem passa-baixa nas imagens de fundo e no quadro atual, (c) é realizada a operação de subtração entre as duas imagens, e (d) é aplicado um filtro morfológico sobre a imagem resultante. Posteriormente é calculado o centro de gravidade do objeto para ser enviado para um computador (via interface RS-232 desenvolvida no processador embarcado Nios II da Altera Corp.). Adicionalmente, o sistema foi implementado sobre um robô móvel para a calibração e validação de um sensor de distâncias baseado em um sistema de visão omnidirecional. Tanto os resultados práticos da detecção de movimento como os resultados de síntese têm demostrado a viabilidade dos FPGAs na implementação dos algoritmos propostos sobre uma plataforma de hardware. O sistema implementado fornece um pixel (picture element) processado por cada ciclo de relógio da FPGA depois de um período de latência, sendo 32 vezes mais rápido do que o mesmo algoritmo implementado em software (isto foi testado utilizando o sistema operacional de tempo real xPC Target da MathWorks). _________________________________________________________________________ ABSTRACT / Currently, both the market and the academic communities have required applications based on image and video processing with several real-time constraints. On the other hand, detection of moving objects is a very important stage in mobile robotics and surveillance applications. In order to achieve an alternative design that allows the rapid development of real time motion detection systems this work proposes a hardware architecture for motion detection based on the background subtraction algorithm, which is implemented on FPGAs (Field Programmable Gate Arrays). For achieving this, the following steps are executed: (a) a background image (in gray-level format) is stored in an external SRAM memory, (b) a low-pass filter is applied to both the stored and current images, (c) a subtraction operation between both images is obtained, and (d) a morphological filter is applied over the resulting image. Afterward, the gravity center of the object is calculated and sent to a PC (via RS-232 interface developed on Nios II embedded processor from Altera Corp.). Additionally, the system was implemented on a mobile robot for calibration and validation of a distance sensor based on a omnidirectional vision system. Both the practical results of the motion detection system and synthesis results have demonstrated the feasibility of FPGAs for implementing the proposed algorithms on a hardware platform. The implemented system provides one processed pixel per FPGA’s clock cycle (after the latency time) and speed-ups the software implementation (using the real-time xPC Target OS from MathWorks) by a factor of 32.

Orientador : Alice Maria B. H. Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-01T05:00:24Z (GMT). No. of bitstreams: 1 Tilli_Marcelo_M.pdf: 3601615 bytes, checksum: 6549787564beb56494d6df88d789dd95 (MD5) Previous issue date: 2001 / Resumo: Esse trabalho apresenta um simulador orientado a eventos, distribuído e implementado seguindo a metodologia de simulação distribuída conservadora. Apresentamos o modelo adotado para a representação do sistema, o funcionamento interno do simulador e sugerimos algumas formas de explorar os resultados fornecidos pelo simulador durante o projeto de sistemas embutidos. O funcionamento desse simulador distribuído é ilustrado por dois exemplos. .0 primeiro consiste num sistema desenvolvido para cálculo, pelo Método de Bames-Hut, da trajetória de corpos sob a ação de forças gravitacionais. Esse exemplo, devido a carga computacional, é adequado para avaliação de desempenho de sistemas computacionais distribuídos. O segundo exemplo, ilustra o uso do simulador durante o projeto de uma pequena rede A TM. Esse exemplo ilustra como o simulador é utilizado para auxiliar na tomada de decisões de projeto. Durante a execução dos exemplos, verificamos que o simulador distribuído desenvolvido chega a ser 3,28 vezes mais rápido do que o simulador seqüencial / Abstract: This work presents a distributed event-driven simulator, following the conservative distributed simulation methodology. We present the model adopted for embedded system representation and the internal functioning of the simulator. The use of the simulator is illustrated by two case studies. The first case study is a system developed to perform the calculation of body movement under the action of gravitational forces, using the Bames-Hut method. Due to the great computational overhead caused by force calculation, this problem is suitable for benchmarking distributed systems. The second case study uses the simulator to assist in the design of a small A TM network. This case study shows how the simulator can be used to assist in the decision-making process during the designo The distributed simulator achieved a speedup of 3.28 as compared to an event-driven sequential simulator / Mestrado / Mestre em Engenharia Elétrica

Made available in DSpace on 2018-06-15T12:04:33Z (GMT). No. of bitstreams: 1 000488776-Texto+Completo-0.pdf: 1962973 bytes, checksum: 77c055e16913a3e7b366d18bb3c59fa3 (MD5) Previous issue date: 2017 / Historically embedded systems (ES) were designed to perform a single task throughout their lifetime. However, this view has changed with the new paradigm of computing called the Internet of Things or IoT. An example of environment where IoT can be applied are smart cities by creating products such as smart poles. Thus, smart poles can be responsible not only for city lighting, but also for the control of security cameras, in addition to temperature and noise sensors. In this scenario, the virtualization technique in ES appears to contribute to the development of IoT devices since it allows a better use of the available resources in the ES besides contributing to the increase of the security. ES security has been neglected and IoT oriented ES have attracted malicious attacks as they play a central role in the operation of essential services for individuals and enterprises. Therefore, the objective of this work is to identify a set of security mechanisms that use cryptography techniques that, combined with the virtualization technique, can establish a security architecture for IoT oriented virtualized ES (VES). Thus, establishing a minimum level of confidence between the users and the SEV. Two security mechanisms have been implemented in prplHypervisor: integrity checking and introspection of guest system hypercalls. The results show that for a guest system with a size of 256kB the integrity check mechanism imposed a 150.33ms initialization delay time while the introspection engine imposed 10.57ms of initialization delay. 2,029 lines of code have been added to the prplHypervisor to perform the integrity check and 120 lines of code to implement the introspection engine. The final size of the prplHypervisor has 32kB which represents a 53% increase over the original code. However, growth does not prevent the use of security mechanisms since the storage capacity available on the platform is 2MB. / Historicamente os sistemas embarcados (SE) eram desenvolvidos para realizar uma única tarefa em toda a sua vida. Entretanto, esta visão mudou com o novo paradigma da computação chamado Internet das Coisas ou IoT. Um ambiente onde a IoT pode ser aplicada são as cidades inteligentes por meio da criação de produtos como, por exemplo, os postes inteligentes. Assim, os postes inteligentes podem ser responsáveis não só pela iluminação da cidade, mas encarregados também pelo controle de câmeras de segurança, além de sensores de temperatura e ruído. Neste cenário, a técnica de virtualização em SE surge para contribuir no desenvolvimento de dispositivos IoT, pois permite uma melhor utilização dos recursos disponíveis nos SE além de auxiliar para o aumento da segurança. A segurança dos SE tem sido negligenciada e os SE voltados para IoT têm atraído ataques maliciosos, visto que, desempenham um papel central no funcionamento de serviços essenciais para as pessoas e empresas. O objetivo deste trabalho é identificar um conjunto de mecanismos de segurança que utilizam técnicas de criptografia que, combinados com a técnica de virtualização, possam estabelecer uma arquitetura de segurança para os SE virtualizados (SEV) voltados para IoT. Assim, estabelecendo um nível de confiança mínimo entre os usuários e os SEV.Além disso, foram implementados dois mecanismos de segurança no prplHypervisor: a verificação de integridade e a introspecção das hypercalls do sistema convidado. Os resultados mostram que para um sistema convidado com tamanho de 256kB o mecanismo de verificação de integridade impôs um tempo de atraso na inicialização de 150,33ms enquanto o mecanismo de introspecção impôs 10,57ms de atraso na inicialização. Foram adicionados 2.029 linhas de código ao prplHypervisor para realizar a verificação de integridade e 120 linhas de código para implementar o mecanismo de introspecção. O tamanho final do prplHypervisor possui 32kB o que representa um aumento de 53% em relação ao código original. Todavia, o crescimento não inviabiliza o uso dos mecanismos de segurança, dado que, a capacidade de armazenamento disponível na plataforma utilizada é de 2MB.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2016. / Made available in DSpace on 2017-05-02T04:12:34Z (GMT). No. of bitstreams: 1 345228.pdf: 2456245 bytes, checksum: 8a93eaf6ebf886bec3c4c85de820db74 (MD5) Previous issue date: 2016 / O constante aumento da complexidade de sistemas embarcados requer um processo de verificação capaz de acompanhar esse crescimento e ser capaz de assegurar o correto funcionamento do sistema projetado, especialmente se tratando de aplicações críticas que lidem com vidas humanas ou com grandes investimentos. Esta responsabilidade por parte das companhias que desenvolvem tais sistemas faz com que a verificação se torne a parte mais importante no projeto de um sistema, consumindo a maior parte dos seus recursos, tanto em questão de tempo quanto financeiramente. A verificação realizada através de simulações requer a participação de um engenheiro de verificação analisando os resultados e com base nestes, modificando parâmetros para gerar novos testes. Neste trabalho é apresentada uma abordagem para uso de Algoritmos Genéticos no processo de verificação, de forma a automatizar a geração de novos vetores de teste. Esta abordagem analisa os resultados com base nas métricas de verificação definidas durante a fase de planejamento do projeto, e com estas informações gera novos testes que contribuam para a validação do sistema, adaptando-se ao funcionamento do sistema e aos resultados de cada nova iteração do processo de verificação.<br> / Abstract : The growing increase in embedded systems complexity requires a verification process to be able to follow this trend while capable of assuring the correctness of the designed system, especially on critical applications that deal with human lives, or big financial investments. This responsibility incurred by these system's developers makes verification the most important step in designing an embedded system, considering both development time and money. Simulation-based verification requires an engineer's work by analyzing results and creating new test vectors relevant to the process. In this work an approach for automating test vector generation through Genetic Algorithms is presented. This approach analyzes test results based on predefined verification metrics and, with this information creates new tests that aim on advancing the verification process to reach a better system validation, adapting itself to the design and its results at each step of the process.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2016. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2016-12-14T16:07:22Z No. of bitstreams: 1 2016_ThiagoMarquesSiqueira.pdf: 2402062 bytes, checksum: b8c2b9d950b6e29fda7a40d8e0704173 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2017-01-11T18:06:23Z (GMT) No. of bitstreams: 1 2016_ThiagoMarquesSiqueira.pdf: 2402062 bytes, checksum: b8c2b9d950b6e29fda7a40d8e0704173 (MD5) / Made available in DSpace on 2017-01-11T18:06:23Z (GMT). No. of bitstreams: 1 2016_ThiagoMarquesSiqueira.pdf: 2402062 bytes, checksum: b8c2b9d950b6e29fda7a40d8e0704173 (MD5) / Durante décadas, classificadores baseados em rede neural feedforward (FNN, do inglês, feedforward neural network) têm sido amplamente utilizados em muitos problemas de classificação, como imagem [1] e reconhecimento de fala [2]. Porém essa descoberta veio com algumas desvantagens, o grande número de multiplicações em ponto flutuante necessário em tempo de teste e a quantidade de memória necessária para armazenar os parâmetros treinados. Isso ocorre porque a maioria dos seus cálculos são produto de matrizes por vetores, onde as imagens de entrada dispostas como vetores são multiplicados por uma matriz de parâmetros aprendida para um conjunto específico de imagens. Quando implementados em hardware dedicado, a principal vantagem de um classificador FNN sobre os outros classificadores é a sua natureza inerente de paralelizar as operações de multiplicação. No entanto, quando o número de parâmetros de um classificador FNN é grande, surge o desafio na alta quantidade de recursos necessários para implementar operações de multiplicação seguida de acumulação (MAC, do inglês multiply-accumulate operations) e a dificuldade de transferir os dados da memória para a unidade de processamento com uma baixa latência. Houve uma extensa pesquisa na literatura sobre estratégias de quantização para resolver esses problemas. Entre essas estratégias de quantização, o xQuant [3] quantiza os parâmetros do classificador FNN primeiramente reescalonando para valores inteiros e, em seguida, aproximando-os a potência de 2 mais próximo. Quando um classificador quantizado com xQuant é utilizado para classificar imagens, cada multiplicação de ponto flutuante é substituída por uma única operação de deslocamento de bits. No entanto, xQuant ainda não foi implementado em um hardware dedicado. Portanto, nessa dissertação de mestrado é apresentado uma análise da implementação do xQuant em FPGA. Usando o algoritmo de aprendizagem classificador FNN LAST (Learning Algorithm for Soft-Thresholding), o classificador foi treinado para um problema de classificação de textura e utilizado este classificador como estudo de caso. Esse foi implementado como um co-processador (Hardware / Software), uma arquitetura usando o ponto flutuante de precisão simples (Fp) e uma versão quantizada do classificador usando xQuant (xQ). Ambos os projetos foram implementados em um Xilinx Zynq-7020 SoC, utilizando a ferramenta Xilinx Vivado HLS. Os resultados mostram que xQ executa 3 vezes mais rápida do que Fp e o uso de recursos da FPGA como se segue: FF de 52% para 7%; LUTs de 63% para 15%; LUTRAMs de 10% para 1%; dispositivo de DSP de 29% para 0. Com essa redução de recursos é uma alternativa bem vista, para sistemas embarcados críticos, onde a quantidade de recursos e de energia disponíveis são limitados. _________________________________________________________________________________________________ ABSTRACT / For decades, classifiers based on Feedforward Neural Network - FNN have been widely used in many classification problems, such as image [1] and recognition voice [2]. However this discovery came with some drawbacks, the number of multiplications necessary in floating point in test time and the amount of memory required to store the trained parameters. This it happens because the most of calculations are multiplications between matrices and vectors, where the input images arranged as vectors are multiplied by a parameter array learned for a specific set of images. When implemented in dedicated hardware, the main advantage of a FNN classifier on the other classifiers is their inherent nature to parallelize the multiplication operations. However, when the number of parameters of a FNN classifier is large, the challenge in high amount of resources needed to implement Multiply- Accumulate Operations - MAC and the difficulty of transferring data from memory to the processing unit with a low latency. There was an extensive literature search on quantization strategies to solve these problems. Among these quantization strategies, xQuant [3] first rescales them to integer values and then quantizes them by approaching each weight to its nearest power of two. When a quantized classifier xQuant is used to classify images, each floating- point multiplication is replaced by a single bit shift operation. However, xQuant has not yet been implemented in a dedicated hardware. Therefore, in this master thesis is presented an analysis of the implementation of xQuant on FPGA. Using the classifier Learning Algorithm for Soft-Thresholding - FNN LAST, the classifier was trained to a texture classification problem and used this classifier as a case study. This was implemented as a coprocessor (Hardware / Software), an architecture using the floating-point single precision (Fp) and a quantized version of the classifier using xQuant (xQ). Both projects were implemented on Xilinx Zynq- 7020 SoC, using the Xilinx Vivado HLS tool. The results show that performs xQ 3 times faster than Fp and use of FPGA resources as follows: FFs from 52% to 7%; LUTs from 63% to 15%; LUTRAMs from 10% to 1%; DSP slices from 29% to 0. With this reduction in resources is an alternative view and, for critical embedded systems where the amount of resources and energy are limited.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, Programa de Pós-graduação em Engenharia Elétrica, 2015. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2015-12-11T17:51:34Z No. of bitstreams: 1 2015_RonaldoSebastiãoFerreiraJúnior.pdf: 1464987 bytes, checksum: dc18ed72fcd991f7fcc3803de1044643 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-12-21T14:49:04Z (GMT) No. of bitstreams: 1 2015_RonaldoSebastiãoFerreiraJúnior.pdf: 1464987 bytes, checksum: dc18ed72fcd991f7fcc3803de1044643 (MD5) / Made available in DSpace on 2016-12-21T14:49:04Z (GMT). No. of bitstreams: 1 2015_RonaldoSebastiãoFerreiraJúnior.pdf: 1464987 bytes, checksum: dc18ed72fcd991f7fcc3803de1044643 (MD5) / Nas últimas décadas técnicas em arranjos de antenas, filtragem adaptativa e processamento de sinais têm recebido grande atenção, por sua versatilidade, possibilidade de aplicação em sistemas embarcados, RADARes, SONARes e afins. Várias técnicas de filtragem adaptativa e beamforming têm sido desenvolvidas desde a década de 1960. Desde então, a complexidade de diversos sistemas e modelos estocásticos vem crescendo de uma forma exponencial, para isto é necessário a adoção de novas técnicas de simulação como a Transformada da Incerteza, de modo que as tradicionais técnicas de simulação como a de Monte Carlo sejam auxiliadas ou substituídas, a fim de obter celeridade no lançamentos de novos produtos e tecnologias no mercado. A filtragem de posto reduzido possibilita a maximização e a otimização da performance da adaptação de filtros adaptativos, além de reduzir a redundância dos sinais recebidos, por meio da redução da dimensão do sinal recebido do arranjo de antenas, com isto, facilita-se o armazenamento de sinais recebidos para pós-processamento e afins. Este trabalho tem como foco a verificação e estudo da performance da Transformada da Incerteza para a simulação de filtros de posto reduzido e radioaltímetros. / In the last decades, antenna arrays techniques, adaptive filtering and signal processing have been in great focus due to its versatility, embedded systems applications, RADARs, SONARs, etc. Various adaptive filtering and beamforming techniques have been developed since the 1960's, and along with those, the performance assessment complexity of stochastic systems simulations has been increasing in a exponential rate. It is mandatory to adopt and develop new simulational techniques, like the Unscented Transform, in order to aid or replace the traditional Monte Carlo simulation, in order to give celerity to the development time of new products and technologies for the market. The reduced rank filtering allows a faster adaptation time for adaptive filters and the elimination of redundant information of an antenna array, optimizing the raw storage for post processing and treatment. The focus of this work is to evaluate the Unscented Transform performance assessment over reduced rank filters and radioaltimeters.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-01-23T12:26:20Z No. of bitstreams: 1 2012_SamuelCesarCruzJuniorl.pdf: 12642741 bytes, checksum: 30f7702ac15ece5b57c34d01cfa7505e (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-02-05T12:15:00Z (GMT) No. of bitstreams: 1 2012_SamuelCesarCruzJuniorl.pdf: 12642741 bytes, checksum: 30f7702ac15ece5b57c34d01cfa7505e (MD5) / Made available in DSpace on 2013-02-05T12:15:00Z (GMT). No. of bitstreams: 1 2012_SamuelCesarCruzJuniorl.pdf: 12642741 bytes, checksum: 30f7702ac15ece5b57c34d01cfa7505e (MD5) / Nas últimas décadas tem-se observado um aumento exponencial de dispositivos eletrônicos dedicados ao conforto, comodidade, diversão ou segurança pessoal. A massificação dos equipamentos eletrônicos já abrange mercados de consumo e de capitais, como: indústria automobilística, áudio e vídeo, eletrodomésticos, bens de consumo, robótica, entre outros. A grande possibilidade de interação entre o homem e as máquinas é o combustível para o desenvolvimento da eletrônica dedicada a uma ou algumas aplicações, os quais são chamados de sistemas embarcados ou embutidos. A partir daí os sistemas ubíquos têm ganhado mercado como soluções computacionais pela interação sutil e constante entre homens e equipamentos eletrônicos de maneira muito natural no cotidiano das pessoas. Buscando atender a uma demanda por um hardware de aquisição, processamento e controle de sinais para ambientes não industriais foi elaborada uma plataforma de desenvolvimento. Este hardware possui dois núcleos de processamento, uma Maquina RISC Avançada 7 - ARM7 1 e um Arranjo de Portas Programáveis em Campo - FPGA 2 com interface externa com suporte a protocolos específicos (SPI, RS232, JTAG, USB, Ethernet) e ainda interface com o usuário por meio de botões, potenciômetro e LEDs. Ademais, os dois núcleos podem trabalhar em conjunto ou separadamente, conforme a necessidade do usuário. A combinação da versatilidade e baixo custo dos processadores ARM7 (amplamente utilizados em sistemas embarcados, com a multifuncionalidade) com a flexibilidade e alta capacidade de processamento dos FPGAs forma uma interessante combinação para os mais diversos projetos voltados para controle e automação de sistemas. __________________________ / 1 Em inglês, Advanced RISC Machine. / 2 Em inglês, Field-Programmable Gate Array ______________________________________________________________________________ ABSTRACT / Over the last decades it has been observed an exponential increase of electronic devices dedicated to provide comfort, convenience, fun and safety to people. The popularity of electronic equipment comprises consumer and capital markets, such as: automobile, audio and video industries, household appliances and consumer goods, among others. The vast possibility of interaction between human and machine is the fuel for the development of electronic devices dedicated to one or more applications, which are called embedded or built-in systems. From this point on, the ubiquitous systems has gained market as computer solutions for constant and subtle interaction between humans and electronic equipment in a very natural way of an everyday life. To achieve the requirements for specific tasks, namely hardware acquisition, processing and controlling signals for non-industrial environments, a development board kit has been designed. This hardware has two processing cores, an ARM7 (Advanced RISC Machine) and a FPGA (Field-Programmable Gate Array), which have external interfaces supporting specific protocols (e.g. SPI, RS232, JTAG, USB, Ethernet), and also user interfaces through push buttons, potentiometer and LEDs. Additionally, the two devices can work together or separately, as required by the user. The combination of versatility and low cost of ARM7 processor (widely used in embedded systems with multi-functionality) and the high flexibility and processing power of FPGAs shows up an interesting solution for projects related to control and automation systems.

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T07:08:22Z (GMT). No. of bitstreams: 1 Moreira_RogeriodeRangel_M.pdf: 1401743 bytes, checksum: 922148e704936c726c75bd83df0559c6 (MD5) Previous issue date: 2004 / Resumo: Devido ao aumento da quantidade de sistemas embarcados no dia a dia das pessoas, faz-se necessário que tais sistemas tenham desempenho ótimo aliado a um baixo custo de produção. O Projeto Chameleon é um projeto direcionado para a área de arquiteturas embarcadas reconfiguráveis, voltado para a determinação de padrões de programas que devem ser implementados em hardware de forma a otimizar o desempenho de tais sistemas embarcados. Este trabalho apresenta a biblioteca para seleção de padrões de programas ¿ Pattern Matcher, que corresponde a um dos módulos do Projeto Chameleon. A sua principal característica é a habilidade de filtrar padrões de programas originados de uma massa de dados de grandes proporções, onde fica praticamente impossível uma análise manual de quais padrões devem ser selecionados para implementação no hardware. As principais contribuições deste projeto são: um conjunto de filtros que podem ser utilizados de forma individual ou conjugada de modo a determinar os padrões que atendem as necessidades dos projetistas, além de um conjunto de funções estatísticas que permitem analisar um conjunto de padrões de programas, juntamente com uma arquitetura de software modular capaz de suportar novas extensões de filtros e análises estatísticas / Abstract: Due to the ever increasing usage of embedded systems in our day lives, these systems are required to accomplish an optimal performance along with a low cost os production. The Chameleon Project focuses on embedded reconfigurable architectures, where it struggles to pin point which code patterns are elect able to be implemented in hardware in order to optimize the overall system performance. This theses presents the Pattern Matcher, a library that fits the Chameleon Project architecture. Its mains capabilities comprises the automatic code pattern filtering. Since these patterns belong to a huge data base, it would be virtually impossible to manually select the code patterns that may fit a developer's need among thousands of them. The main contributions of this theses are: a set of filters that can be used individually or chained in order to pick those code patterns that fit someone needs, along with a set of statistical functionalities that allow one to have an overview of an entire library of code patterns and an extensible software architecture that can be extended to support new filters and statistical functionalities / Mestrado / Engenharia de Computação / Mestre em Computação

Orientador: Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T22:19:54Z (GMT). No. of bitstreams: 1 Moreano_NahriBalesdent_D.pdf: 800701 bytes, checksum: 14a5d8efe200a7b691c39c5d95f34948 (MD5) Previous issue date: 2005 / Resumo: Pesquisas recentes na área de arquiteturas reconfiguráveis mostram que elas oferecem um desempenho melhor que os processadores de propósito geral (GPPs - General Purpose Processors), aliado a uma maior flexibilidade que os ASICs (Application Specific Integrated Circuits). Uma mesma arquitetura recongurável pode ser adaptada para implementar aplicações diferentes, permitindo a especialização do hardware de acordo com a demanda computacional da aplicação. Neste trabalho, nos estudamos o projeto de sistemas dedicados baseado em uma arquitetura reconfigurável. Adotamos a abordagem de extensão do conjunto de instruções, na qual o conjunto de instruções de um GPP e acrescido de instruções especializadas para uma aplicação. Estas instruções correspondem a trechos da aplicação e são executadas em um datapath dinamicamente recongurável, adicionado ao hardware do GPP. O tema central desta tese e o problema de compartilhamento de recursos no projeto do datapath reconfigurável. Dado que os trechos da aplicação são modelados como grafos de luxo de dados e controle (Control/Data-Flow Graphs ¿ CDFGs), o problema de combinação de CDFGs consiste em projetar um datapath reconfigurável com área mínima. Nos apresentamos uma demonstração de que este problema e NP-completo. Nossas principais contribuições são dois algoritmos heurísticos para o problema de combinação de CDFGs. O primeiro tem o objetivo de minimizar a área das interconexões do datapath reconfigurável, enquanto que o segundo visa a minimização da área total. Avaliações experimentais mostram que nossa primeira heurística resultou em uma redução media de 26,2% na área das interconexões, em relação ao método mais utilizado na literatura. O erro máximo de nossas soluções foi em media 4,1% e algumas soluções ótimas foram obtidas. Nosso segundo algoritmo teve tempos de execução comparáveis ao método mais rápido conhecido, obtendo uma redução media de 20% na área. Em relação ao melhor método para área conhecido, nossa heurística produziu áreas um pouco menores, alcançando um speed up médio de 2500. O algoritmo proposto também produziu áreas menores, quando comparado a uma ferramenta de síntese comercial / Abstract: Recent work in reconfigurable architectures shows that they ofter a better performance than general purpose processors (GPPs), while offering more exibility than ASICs (Application Specific Integrated Circuits). A reconfigurable architecture can be adapted to implement different applications, thus allowing the specialization of the hardware according to the computational demands. In this work we describe an embedded systems project based on a reconfigurable architecture. We adopt an instruction set extension technique, where specialized instructions for an application are included into the instruction set of a GPP. These instructions correspond to sections of the application, and are executed in a dynamically reconfigurable datapath, added to the GPP's hardware. The central focus of this theses is the resource sharing problem in the design of reconfigurable datapaths. Since the application sections are modeled as control/data-ow graphs (CDFGs), the CDFG merging problem consists in designing a reconfigurable datapath with minimum area. We prove that this problem is NP-complete. Our main contributions are two heuristic algorithms to the CDFG merging problem. The first has the goal of minimizing the reconfigurable datapath interconnection area, while the second minimizes its total area. Experimental evaluation showed that our first heuristic produced an average 26.2% area reduction, with respect to the most used method. The maximum error of our solutions was on average 4.1%, and some optimal solutions were found. Our second algorithm approached, in execution times, the fastest previous solution, and produced datapaths with an average area reduction of 20%. When compared to the best known area solution, our approach produced slightly better areas, while achieving an average speedup of 2500. The proposed algorithm also produced smaller areas, when compared to an industry synthesis tool / Doutorado / Doutor em Ciência da Computação